半導體存儲器件及載有其和邏輯電路器件的半導體器件的製作方法
2023-06-11 15:26:46
專利名稱：半導體存儲器件及載有其和邏輯電路器件的半導體器件的製作方法
技術領域：
本發明涉及半導體存儲器件，特別是涉及在動態隨機存取存儲器(DRAM)中，載有可在位線的預充電電位和位線對的電位的中間電位不同時高速進行預充電動作的電源塊的半導體存儲器件，還涉及載有這種半導體存儲器件及邏輯電路器件的半導體器件。
背景技術：
下面，參照
現有技術中載有電源塊的半導體存儲器件的電路構成及動作。
圖13為表示普通DRAM 1300的結構的功能框圖。在圖13中，1301為存儲單元陣列，1302為存儲單元陣列塊，1303為電源塊，1304為行解碼器，1305為列解碼器，1306為控制電路，1307為I/O緩衝器，CLK為外部時鐘信號，NRAS為行地址選通脈衝信號，NCAS為列地址選通脈衝信號，NWE為寫控制信號，ADDR為地址，REF為刷新控制信號，RAD為行地址信號，CAD為列地址信號，WEN為寫使能信號，SE為存取控制信號，DI為數據輸入信號，DO為數據輸出信號，VCP為存儲單元板極電壓，VBP為位線預充電電壓。
存儲單元陣列1301中，包括多個存儲單元陣列塊1302。電源塊1303向各存儲單元陣列塊1302提供位線預充電電壓VBP以及存儲單元板極電壓VCP等存儲單元陣列1301所需要的電壓。
進一步，各存儲單元陣列塊1302由來自行解碼器1304的位線預充電開始信號NEQ、讀出放大器(sense amplifier)啟動信號SAN、SAP、字線驅動信號WL[63:0]控制。另外，列解碼器1305連接至各存儲單元陣列塊1302。
控制電路1306向行解碼器1304提供存取控制信號SE、行地址信號RAD。控制電路1306向列解碼器1305提供寫使能信號WEN、列地址信號CAD。
外部時鐘信號CLK、行地址選通脈衝信號NRAS、列地址選通脈衝信號NCAS、寫控制信號NWE、地址ADDR、刷新控制信號REF被提供給控制電路1306。
列解碼器1305連接至I/O緩衝器1307，而I/O緩衝器1307從外部接受數據輸入信號DI，並向外部輸出數據輸出信號DO。
圖14為存儲單元陣列塊1302的電路圖。在圖14中，1400為存儲單元，1401為讀出放大器，1402為位線預充電電路，BL[i](i＝0、1、2、…、n)為位線，/BL[i](i＝0、1、2、…、n)為與BL[i]形成對的位線，1403為存取電晶體，1404為電容器。
存儲單元1400由一個P溝道電晶體1403和一個電容器1404構成。P溝道電晶體1403的源極連接至位線BL[i]或者/BL[i]，其漏極連接至電容器1404，字線驅動信號WL[i](i＝0、1、…)則被提供給其柵極。電容器1404的另一節點上被施加以存儲單元板極電壓VCP。
讀出放大器1401為普通的交叉耦合方式的讀出放大器，並連接至形成對的位線BL[i]、/BL[i]。讀出放大器1401由讀出放大器啟動信號SAN、SAP控制。
預充電電路1402由三個P溝道電晶體構成，其中，一個電晶體的源極連接至位線BL[i]、漏極連接至/BL[i]、柵極被提供以位線預充電開始信號NEQ，一個電晶體的源極連接至位線BL[i]、漏極連接至位線預充電電壓VBP、柵極連接至位線預充電開始信號NEQ，一個電晶體的源極被提供以位線預充電電壓VBP、漏極連接至/BL[i]、柵極被提供以位線預充電開始信號NEQ(參見日本專利公開No.2003-157674)。
圖15為傳統的半導體存儲器件中的電路模塊及位線預充電電壓VBP的電源布線網絡的模式圖。在圖15中，1500為具有與圖13中的存儲單元陣列1301相同結構的存儲單元陣列，1501為電源塊，1502為電源裝置(PU)，1503為充放電控制電路(CDC)，1504為基準電壓發生電路(RVG)，1505為預充電電壓激勵電路(PVP)。
在存儲單元陣列1500上，具有多個配置於存儲單元陣列塊1302內的、用於向位線預充電電路1402提供位線預充電電壓VBP的電源布線。VBP[i](i＝0、1、2、…、n-1、n)為位線預充電電源布線，從距離電源塊1501較近的一側開始，為VBP
、VBP[1]、…、VBP[n-1]、VBP[n]。位線預充電電源布線VBP[i]，在各存儲單元陣列塊1302的上層的布線層中，在列的方向(圖中實線所表示的方向)上排列。為降低阻抗，位線預充電電源布線VBP[i]在各自的行的方向上由金屬布線連接(圖中由虛線表示)。位線預充電電源布線VBP[i]配置為如上所述的網格狀，並使用儘可能粗的布線。位線預充電電源布線VBP[i]被連接至位線預充電電壓發生電路1504。
圖16為表示圖15所示的位線預充電電壓發生電路1504(例如，參照日本專利公開No.2000-30450號公報)以及預充電電壓激勵電路1505的內部結構的電路圖。在圖16中，預充電電壓激勵電路1505由用於激勵的電容器1600、第一P溝道電晶體1601、第二P溝道電晶體1602、第一N溝道電晶體1603、反向器1604、緩衝反向器1605構成。另外，CPND為電荷蓄積節點，AP、NAP、ACP為傳輸柵極連接信號。
用於激勵的電容器1600的一個電極連接至第一P溝道電晶體1601、第二P溝道電晶體1602、以及第一N溝道電晶體1603的漏極，其另一電極下降為接地電位VSS。用於激勵的電容器1600的靜電容量Ccap，必須能夠蓄積與在被同時預充電的位線對BL[n]、/BL[n]的總電容為Cb1時，可將位線對BL[n]、/BL[n]的電位充電至位線預充電基準電壓VBPREF所必須的電荷，即(VBPREF-1/2VDD)×Cb1相等的電荷。在動作期間，考慮到由運算放大器1607提供的電荷部分，使用具有滿足關係式Ccap＜(VBPREF-1/2VDD)/(VDD-VBPREF)×Cb1的靜電容量Ccap的用於激勵的電容器1600。
第一P溝道電晶體1601的柵極被施加以傳輸柵極連接信號AP，其源極被提供以電源電壓VDD。第二P溝道電晶體1602的柵極上被施加以傳輸柵極連接信號NAP，其源極連接至位線預充電電源布線VBP
。第一N溝道電晶體1603的柵極上被施加以傳輸柵極連接信號AP，其源極連接至位線預充電電源布線VBP
。反向器1604接受傳輸柵極連接信號AP，並輸出傳輸柵極連接信號NAP。緩衝反向器1605由偶數段的反向器串聯連接形成，其接受傳輸柵極連接信號ACP，並輸出傳輸柵極連接信號AP。
位線預充電電壓發生電路1504由基準電壓發生電路1606、運算放大器1607、P溝道電晶體1608構成。其中，VBPREF為位線預充電基準電壓，VOUT為位線預充電保持電壓，PEN為驅動使能信號。基準電壓發生電路1606發生位線預充電基準電壓VBPREF及位線預充電保持電壓VOUT，位線預充電基準電壓VBPREF被提供給運算放大器1607的反轉輸入端子(-)，而位線預充電保持電壓VOUT被提供給位線預充電電源布線VBP
。運算放大器1607的非反轉輸入端子(+)連接至位線預充電電源布線VBP
。驅動使能信號PEN由運算放大器1607輸出，並輸入至P溝道電晶體1608的柵極。P溝道電晶體1608的源極上被提供以電源電壓VDD，其漏極連接至位線預充電電源布線VBP
。
圖17為表示圖15所示充放電控制電路1503的內部結構的電路圖。在圖17中，1701為第一延遲元件，1702為第二延遲元件，1703為反向器，1704為NOR元件。第一延遲元件1701使位線預充電開始信號NEQ延遲一延遲時間τ1，並將其傳送至第二延遲元件1702、NOR元件1704的一個輸入端子。第二延遲元件1702將輸入信號延遲一延遲時間τ2，並將其傳送至反向器1703。反向器1703的輸出信號被傳送至NOR元件1704的另一個輸入端子，NOR元件1704則輸出傳輸柵極連接信號ACP。
下面，參照圖18，說明在如上所述配置的半導體存儲器件中位線預充電時的動作。
圖18為表示在圖14至圖17中的各部分信號的電壓及電流的時序圖。
在位線預充電開始信號NEQ成為低電平、位線預充電電路1402被激活時，由讀出放大器1401將電位分別設為VDD和VSS的位線對BL[n]、/BL[n]的電位被均衡，並被充電為1/2VDD的電位。位線預充電電路1402同時將位線對BL[n]、/BL[n]連接至位線預充電電源布線VBP[n]，並將其充電至位線預充電電壓VBP。此時消耗電流，並發生電壓下降。
當位線預充電電源布線VBP[n]中發生電壓下降時，通過網格狀連接的布線，電壓下降同樣被傳遞至位線預充電電源布線VBP
。在檢測到該電壓下降之後，位線預充電電壓發生電路1504的運算放大器1607被激活，P溝道電晶體1608的流動電流ia增大之前需要花費時間。
在位線預充電開始信號NEQ成為高電平時，由於預充電電壓激勵電路1505中傳輸柵極連接信號AP為低電平，而NAP為高電平，因此第二P溝道電晶體1602、第一N溝道電晶體1603被關斷(off)，而第一P溝道電晶體1601被導通(on)，電荷蓄積節點CPND被充電至高電平，電荷在用於激勵的電容器1600中蓄積。
接下來，當位線預充電開始信號NEQ變為低電平時，在由充放電控制電路1503的第一延遲元件1701所確定的延遲時間τ1之後，傳輸柵極連接信號AP變為高電平，而NAP變為低電平，第一P溝道電晶體1601被關斷，第二P溝道電晶體1602、第一N溝道電晶體1603被導通。這樣，用於激勵的電容器1600和位線預充電電源布線VBP
被電連接，電流ib流過。電荷蓄積節點CPND被充電至高電平，由於電流ib，位線預充電電源布線VBP
的電平急劇上升。
在經歷了電平上升之後，運算放大器1607向使P溝道電晶體1608關斷的方向改變動作，流動的電流ia變小之前需要花費時間。
此後，在由第二延遲元件1702所決定的延遲時間τ2之後，傳輸柵極連接信號AP變為低電平，而NAP變為高電平，第二P溝道電晶體1602、第一N溝道電晶體1603被關斷，而第一P溝道電晶體1601被導通。電荷蓄積節點CPND被充電至高電平，準備下一個預充電動作。
這裡，為使預充電動作在高速下進行，用於激勵的電容器1600必須蓄積足夠的電荷，因此作為用於激勵的電容器1600，必須具備較大的尺寸。
為在下一個讀出動作時進行穩定的讀出，位線對BL[n]、/BL[n]的預充電動作必須在預定的時間內進行，而在傳統的半導體存儲器件中，為在預定時間內進行預充電動作，就必須使用較大尺寸的用於激勵的電容器1600來進行激勵動作，因此，減小晶片面積是非常困難的。
發明內容
本發明考慮到這樣的問題，其目的在於提供用較小尺寸的用於激勵的電容器也能高速進行預充電動作的、可以減小晶片面積的半導體存儲器件。
為實現上述目的，根據本發明的第一半導體存儲器件，包括多個存儲單元、與多個存儲單元連接的位線對、用於根據第一控制信號(NEQ)將位線對預充電至預定的預充電電壓(VBP)的多個預充電電路、及向多個預充電電路提供用於預充電的電壓的位線預充電電壓發生裝置，位線對的均衡電壓和預充電電壓不同，其特徵在於位線預充電電壓發生裝置包括發生預充電電壓後將其提供給多個預充電電路的預充電電壓發生電路，及預充電電壓激勵電路，具有用於激勵的電容器、將用於激勵的電容器的第一電極連接至第一電源(VDD)的第一開關、將第一電極連接至預充電電壓發生電路的輸出節點的第二開關、將用於激勵的電容器的第二電極連接至第一電源的第三開關、將第二電極連接至第二電源(VSS)的第四開關、及控制第一、第二、第三及第四開關的開/關的控制電路。
通過這樣的結構，即使用於激勵的電容器的尺寸比較小，也能高速進行位線的預充電動作。
另外，在第一半導體存儲器件中，第一、第二、第三及第四開關和用於激勵的電容器最好由MOS電晶體構成。這樣，可以較容易地將位線預充電電壓發生裝置搭載到MOS集成電路中。
另外，第一半導體存儲器件最好具有多個柵極氧化膜厚度，第一、第二、第三及第四開關和用於激勵的電容器最好由柵極氧化膜厚度較厚的MOS電晶體構成。這樣，可以在DRAM的字線信號和預充電開始信號等高電壓下驅動電路。
另外，第一半導體存儲器件最好具有多個柵極氧化膜厚度，第一、第二、第三及第四開關和用於激勵的電容器最好由柵極氧化膜厚度較薄的MOS電晶體構成。這樣，可以形成在低電壓下驅動能力較高的電晶體和面積較小的用於激勵的電容器，實現低耗電。
另外，在第一半導體存儲器件中，預充電電壓激勵電路的控制電路只在預充電時，或者從預充電開始的一定時間內，將第二開關和第三開關控制為導通，在其餘時間，將第一開關和第四開關控制為導通。這樣，可以將用於激勵的電容器的電荷輸送至位線對，使位線對的電位快速地達到所期望的電位。
為了實現上述目的，根據本發明的第二半導體存儲器件，包括多個存儲單元、與多個存儲單元連接的位線對、用於根據第一控制信號(NEQ)將位線對預充電至預定的預充電電壓(VBP)的多個預充電電路、及向多個預充電電路提供用於預充電的電壓的位線預充電電壓發生裝置，位線對的均衡電壓和預充電電壓不同，其特徵在於位線預充電電壓發生裝置包括發生預充電電壓後將其提供給多個預充電電路的預充電電壓發生電路，及預充電電壓激勵電路，具有用於激勵的電容器、將用於激勵的電容器的第一電極連接至第一電源(VDD)的第一開關、將第一電極連接至預充電電壓發生電路的輸出節點的第二開關、及控制第一及第二開關的開/關的控制電路，利用第二控制信號(EXCP)驅動用於激勵的電容器的第二電極。
通過這樣的結構，在第一半導體存儲器件的優點之外，還可以減少部件的數量，進一步減小晶片的面積。
為了實現上述目的，根據本發明的第三半導體存儲器件，包括多個存儲單元、與多個存儲單元連接的位線對、用於根據第一控制信號(NEQ)將位線對預充電至預定的預充電電壓(VBP)的多個預充電電路、及向多個預充電電路提供用於預充電的電壓的位線預充電電壓發生裝置，位線對的均衡電壓和預充電電壓不同，其特徵在於位線預充電電壓發生裝置包括發生預充電電壓後將其提供給多個預充電電路的預充電電壓發生電路，及預充電電壓激勵電路，具有用於激勵的電容器、將用於激勵的電容器的第一電極連接至第一電源(VDD)的第一開關、將第一電極連接至預充電電壓發生電路的輸出節點的第二開關、及控制第一及第二開關的開/關的控制電路，利用第二控制信號(EXCP)驅動用於激勵的電容器的第二電極，第二控制信號在作為被送至預充電電路的位線預充電開始信號的第一控制信號被激活期間內上升。
通過這樣的結構，在第二半導體存儲器件的結構的優點之外，不會向用於激勵的電容器的第一電極施加過電壓，而且用於激勵的電容器的電荷可以被高效率地輸送到位線對。
為了實現上述目的，根據本發明的第四半導體存儲器件，包括多個存儲單元、與多個存儲單元連接的位線對、用於根據第一控制信號(NEQ)將位線對預充電至預定的預充電電壓(VBP)的多個預充電電路、及向多個預充電電路提供用於預充電的電壓的位線預充電電壓發生裝置，位線對的均衡電壓和預充電電壓不同，其特徵在於位線預充電電壓發生裝置包括發生預充電電壓後將其提供給多個預充電電路的預充電電壓發生電路，及預充電電壓激勵電路，具有用於激勵的電容器、將用於激勵的電容器的第一電極連接至第一電源(VDD)的第一開關、將第一電極連接至預充電電壓發生電路的輸出節點的第二開關、及控制第一及第二開關的開/關的控制電路，利用第二控制信號(EXCP)驅動用於激勵的電容器的第二電極，第二控制信號在作為被送至預充電電路的位線預充電開始信號的第一控制信號被激活後的預定的延遲時間之後，用與第一控制信號的轉變時間相比更長的時間上升。
通過這樣的結構，在第二半導體存儲器件的結構的優點之外，不會向用於激勵的電容器的第一電極施加過電壓，而且用於激勵的電容器的電荷可以被高效率地輸送到位線對。
另外，在第一至第四半導體存儲器件中，第一控制信號為被送至預充電電路的位線預充電開始信號，這樣，在進行預充電動作期間，用於激勵的電容器的電荷可以被輸送至位線對，獲得期望的電壓。
另外，在第二半導體存儲器件中，第一控制信號最好還用作第二控制信號。這樣，可以減小用於控制第二控制信號的所必須的控制電路和信號布線等所佔用的面積。
另外，在第二至第四半導體存儲器件中，第一開關和第二開關以及用於激勵的電容器最好由MOS電晶體構成。這樣，位線預充電電壓發生裝置可以容易地搭載到MOS集成電路中。
另外，第二至第四半導體存儲器件最好具有多個柵極氧化膜厚度，第一開關、第二開關和用於激勵的電容器最好由柵極氧化膜厚度較厚的MOS電晶體構成。這樣，可以在DRAM的字線信號和預充電開始信號等高電壓下驅動電路。
另外，第二至第四半導體存儲器件最好具有多個柵極氧化膜厚度，第一開關、第二開關和用於激勵的電容器最好由柵極氧化膜厚度較薄的MOS電晶體構成。這樣，可以形成在低電壓下驅動能力較高的電晶體和面積較小的用於激勵的電容器，實現低耗電化。
另外，在第二至第四半導體存儲器件中，動作的特徵在於，只在預充電時，或者從預充電開始的一定時間內，通過第一控制信號將第二開關和第三開關控制為導通，通過第二控制信號將用於激勵的電容器的電荷輸送至預充電電壓發生電路的輸出節點。這樣，可以將用於激勵的電容器的電荷輸送至所述位線對，使位線預充電電壓快速地達到所期望的電位。
另外，第一至第四半導體存儲器件最好具有N溝道MOS電晶體的第一阱區和P溝道MOS電晶體的第二阱區，構成用於激勵的電容器的MOS電晶體最好由第二阱區的電晶體構成。這樣，可以用P溝道MOS電晶體構成用於激勵的電容器。
另外，第一至第四半導體存儲器件最好具有包括N溝道MOS電晶體的第一阱區、P溝道MOS電晶體的第二阱區、N溝道MOS電晶體的第三阱區的三個阱區，構成用於激勵的電容器的MOS電晶體最好由第三阱區的電晶體構成。這樣，可以用三個阱區內的N溝道MOS電晶體構成用於激勵的電容器。
另外，在第一至第四半導體存儲器件中，用於激勵的電容器的第一電極最好由MOS電晶體的柵電極構成，第二電極最好形成連接MOS電晶體的源極和漏極以及襯底。這樣，可以將用於激勵的電容器的電荷輸送至位線對，位線對的電位可以快速地達到所期望的電位。
另外，在第一至第四半導體存儲器件中，用於激勵的電容器的第一電極最好形成連接MOS電晶體的源極和漏極以及襯底，第二電極最好由MOS電晶體的柵電極構成。這樣，用於激勵的電容器由P溝道MOS電晶體構成，可以將用於激勵的電容器的電荷輸送至位線對，位線對的電位可以快速地達到所期望的電位。
另外，在第一至第四半導體存儲器件中，用於激勵的電容器最好以半導體存儲器件內的多個布線層為電極，利用在布線之間形成的靜電容構成電容器。這樣，可以獲得不會受電場耗盡等影響的穩定的電容。
另外，在第一至第四半導體存儲器件中，多個存儲單元最好形成可以單獨被激活的多個存儲單元陣列塊，預充電電壓激勵電路最好與各個存儲單元陣列塊成對配置。這樣，可以對各個存儲單元陣列塊分別進行預充電動作，不需要根據DRAM宏容量改變位線預充電電壓發生裝置的能力。
另外，在第一至第四半導體存儲器件中，多個存儲單元最好形成可以單獨被激活的多個存儲單元陣列塊，預充電電壓激勵電路最好與各個存儲單元陣列塊成對配置，根據各個存儲單元陣列塊從非預充電狀態開始到預充電狀態的轉變進行動作。這樣，可以根據各個存儲單元陣列塊的位線預充電動作進行預充電電壓的激勵動作，不需要根據DRAM宏容量改變位線預充電電壓發生裝置的能力。
另外，在第一至第四半導體存儲器件中，多個存儲單元最好形成可以單獨被激活的多個存儲單元陣列塊，預充電電壓激勵電路最好與各個存儲單元陣列塊成對配置，根據被送至存儲單元陣列塊內的預充電電路的位線預充電開始信號進行動作。這樣，使利用各個存儲單元陣列塊的每一個的位線預充電開始信號進行預充電電壓的激勵成為可能，不需要根據DRAM宏容量改變位線預充電電壓發生裝置的能力。
另外，在第一至第四半導體存儲器件中，位線預充電電壓發生裝置最好配置在存儲單元陣列塊的任意一邊，與讀出放大器列平行配置。這樣，發生位線預充電電壓所必須的控制信號線可以與讀出放大器列平行配置，因此可以減小用於配置控制信號線所必須的面積。
另外，在第一至第四半導體存儲器件中，位線預充電電壓發生裝置最好配置在存儲單元陣列塊的任意一邊，與預充電電路列相鄰配置。這樣，可以高效率地進行從位線預充電電壓發生裝置向預充電電路列傳送預充電電壓。
另外，在第一至第四半導體存儲器件中，位線預充電電壓發生裝置最好配置在存儲單元陣列塊的任意一邊，在行解碼器塊內，或者與行解碼器列平行配置。這樣，可以高效率地將發生位線預充電電壓所必須的控制信號傳送至位線預充電電壓發生裝置，進一步，通過與預充電電路列平行配置的電源布線，位線預充電電壓可以高效率地提供給預充電電路，減小電源布線等佔用的面積。
另外，在第一至第四半導體存儲器件中，位線預充電電壓發生裝置最好配置在存儲單元陣列塊的任意一邊，中間夾著存儲單元陣列塊配置在與行解碼器塊相對的一邊。這樣，通過與預充電電路列平行配置的電源布線，可以高效率地將位線預充電電壓提供給預充電電路，減小電源布線等佔用的面積。
另外，在第一至第四半導體存儲器件中，第二控制信號的電壓振幅最好與連接至多個存儲單元的字線的電壓振幅基本相同。
另外，為實現上述目的，根據本發明的半導體器件，為包括第二至第四半導體存儲器件中的任意一個以及邏輯電路器件的半導體器件，其特徵在於第二控制信號的電壓振幅與邏輯電路器件中的信號的電壓振幅基本相同。
圖1為表示根據本發明第一實施例的半導體存儲器件中的電路塊以及位線預充電電壓VBP的電源布線網絡的示意圖。
圖2為表示圖1中所示的位線預充電電壓發生電路1504以及預充電電壓激勵電路105的內部結構的電路圖。
圖3為表示第一實施例中的半導體存儲器件的位線預充電動作期間，各部分信號的電壓及電流的時序圖。
圖4為表示根據本發明第二實施例的半導體存儲器件中的電路塊以及位線預充電電壓VBP的電源布線網絡的示意圖。
圖5為表示圖4中所示的位線預充電電壓發生電路1504以及預充電電壓激勵電路405的內部結構的電路圖。
圖6為表示第二實施例中的半導體存儲器件的位線預充電動作期間，各部分信號的電壓及電流的時序圖。
圖7為表示第一及第二實施例中所使用的MOS電晶體的半導體結構的截面圖。
圖8為表示根據本發明第三實施例的半導體存儲器件中的DRAM功能塊的布圖結構(layout configuration)的示意圖。
圖9為表示根據本發明第四實施例的半導體存儲器件中的DRAM功能塊的布圖結構的示意圖。
圖10為表示根據本發明第五實施例的半導體存儲器件中的DRAM功能塊的布圖結構的示意圖。
圖11為表示根據本發明第六實施例的半導體存儲器件中的DRAM功能塊的布圖結構的示意圖。
圖12為表示根據本發明第七實施例的半導體存儲器件中的DRAM功能塊的布圖結構的示意圖。
圖13為表示普通的DRAM 1300的功能框圖。
圖14為圖13中所示的存儲單元陣列塊1302的電路圖。
圖15為傳統的半導體存儲器件中的電路塊以及位線預充電電壓VBP的電源布線網絡的示意圖。
圖16為表示圖15中所示的位線預充電電壓發生電路1504以及預充電電壓激勵電路1505的內部結構的電路圖。
圖17為表示圖15中所示的充放電控制電路的內部結構的電路圖。
圖18為傳統的半導體存儲器件的位線預充電動作期間，各部分信號的電壓及電流的時序圖。
具體實施例方式
下面，參照
本發明的優選實施例。
(第一實施例)圖1為表示本發明第一實施例中的半導體存儲器件中的電路塊以及位線預充電電壓VBP的電源布線網絡的示意圖。在圖1中，與描述現有技術時所參照的圖15具有相同結構以及功能的部分，被標以相同的符號，在此省略對這些部分的說明。另外，DRAM電路的功能塊結構、存儲單元陣列塊1302的電路結構、存儲單元陣列1500內的位線預充電電壓VBP的電源布線網絡、充放電控制電路1503的電路結構，分別與圖13、圖14、圖15、圖17中所示的現有技術的結構相同。
本實施例與現有技術的不同之處在於，電源塊101中所包含的位線預充電電壓發生裝置(BPVG)102中的預充電電壓激勵電路(PVPprecharge voltage pumping circuit)105的結構。
位線預充電電壓發生裝置102，與位線預充電電源布線VBP
至VBP[n]中，最近的位線預充電電源布線VBP
以及最遠的位線預充電電源布線VBP[n]相連接。
圖2為表示圖1中所示的位線預充電電壓發生電路1504以及預充電電壓激勵電路105的內部結構的電路圖。在圖2中，預充電電壓激勵電路105由用於激勵的電容器(pumping capacitor)200、第一P溝道電晶體201(第一開關)、第二P溝道電晶體202(第二開關)、第一N溝道電晶體203(第二開關)、反向器204(控制電路)、緩衝反向器205(控制電路)、第三P溝道電晶體206(第三開關)、第二N溝道電晶體207(第四開關)構成。另外，CPND1為第一電荷蓄積節點，CP1為第二電荷蓄積節點，AP、NAP、ACP為傳輸柵極連接信號。位線預充電電壓發生電路1504的結構與現有技術相同。
用於激勵的電容器200的第一電極，連接至第一P溝道電晶體201、第二P溝道電晶體202和第一N溝道電晶體203的漏極，用於激勵的電容器200的第二電極，連接至與第三P溝道電晶體206、第二N溝道電晶體207的漏極相連接的第二電荷蓄積節點CP1。用於激勵的電容器200的靜電容Ccap，必須可以蓄積與在被同時預充電的位線對BL[n]、/BL[n]的總電容為Cb1時，將位線對BL[n]、/BL[n]的電位充電至位線預充電基準電壓VBPREF所必須的電荷(VBPREF-1/2VDD)相等的電荷。在動作期間，考慮到由運算放大器1607提供的電荷部分，使用具有滿足關係式Ccap＜(VBPREF-1/2VDD)/(VDD-VBPREF)×Cb1的靜電容量Ccap的用於激勵的電容器200。
第一P溝道電晶體201的柵極上，被施加以傳輸柵極連接信號AP，源極上被提供以電源電壓VDD。第二P溝道電晶體202的柵極上被施加以傳輸柵極連接信號NAP，其源極連接至位線預充電電源布線VBP
。第一N溝道電晶體203的柵極上被施加以傳輸柵極連接信號AP，其源極連接至位線預充電電源布線VBP
。反向器204在接受到傳輸柵極連接信號AP後，輸出傳輸柵極連接信號NAP。緩衝反向器205由偶數個反向器串聯形成，在接受到傳輸柵極連接信號ACP後，輸出傳輸柵極連接信號AP。第三P溝道電晶體206的柵極上被施加以傳輸柵極連接信號NAP，其源極被提供以電源電壓VDD。第二N溝道電晶體207的柵極上被施加以傳輸柵極連接信號NAP，其源極連接至接地電位VSS。
圖7為表示本實施例中所使用的MOS電晶體的半導體結構的截面圖。701為柵電極，702為N溝道MOS區域中的源·漏電極，703為P溝道MOS區域中的源·漏電極，704為N溝道MOS區域中的基板接觸點，705為P溝道MOS區域中的基板接觸點，706為N溝道MOS電晶體的第一阱區，707為P溝道MOS電晶體的第二阱區，708為N溝道MOS電晶體的第三阱區，709為P型半導體基板，710為柵極氧化膜。
下面，參照圖3說明上述結構的半導體存儲器件中位線預充電時的動作。
圖3為表示圖1、圖2、圖14、圖17中的各部分信號的電壓及電流的時序圖。
當位線預充電開始信號NEQ(第一控制信號)變為低電平，預充電電路1402被激活時，通過讀出放大器1401，電位分別被設定為VDD、VSS的位線對BL[n]、/BL[n]的電位被均衡化，並被充電至1/2VDD的電位。預充電電路1402同時將位線對BL[n]、/BL[n]連接至位線預充電電源布線VBP[n]，並充電至位線預充電電壓VBP。此時，消耗電流，電壓下降。
當位線預充電電源布線VBP[n]中發生電壓下降時，通過網格狀連接的布線，電壓下降同樣被傳遞至位線預充電電源布線VBP
。
在檢測到VBP[n]的電壓下降之後，位線預充電電壓發生電路1504的運算放大器1607被激活，P溝道電晶體1608的流動電流ia增大之前需要花費時間。
在位線預充電開始信號NEQ為高電平的情況下，由於傳輸柵極連接信號AP為低電平，而NAP為高電平，因此第二P溝道電晶體202、第一N溝道電晶體203、第三P溝道電晶體206被關斷，而第一P溝道電晶體201、第二N溝道電晶體207被導通，第一電荷蓄積節點CPND1被充電至高電平，第二電荷蓄積節點CP1通過第二N溝道電晶體207被連接至接地電位VSS。
接下來，當位線預充電開始信號NEQ變為低電平時，在由充放電控制電路1503的第一延遲元件1701所確定的延遲時間τ1之後，傳輸柵極連接信號AP變為高電平，而NAP變為低電平，第一P溝道電晶體201、第二N溝道電晶體207被關斷，第二P溝道電晶體202、第三P溝道電晶體206、第一N溝道電晶體203被導通。這樣，第二電荷蓄積節點CP1的電壓上升，第一電荷蓄積節點CPND1的電壓瞬時上升，第一電荷蓄積節點CPND1和位線預充電電源布線VBP
被電連接，電流ib流過。通過該電流ib，位線預充電電源布線VBP
的電平急劇上升。
在經歷了電平上升之後，運算放大器1607向使P溝道電晶體1608關斷的方向改變動作，流動的電流ia變小之前需要花費時間。
此後，在由充放電控制電路1503的第二延遲元件1702所確定的延遲時間τ2之後，傳輸柵極連接信號AP變為低電平，而NAP變為高電平，第二P溝道電晶體202、第一N溝道電晶體203、第三P溝道電晶體206被關斷，而且第一P溝道電晶體201、第二N溝道電晶體207被導通。第一電荷蓄積節點CPND1被再次充電至電源電壓VDD，準備下一個預充電動作。
如上所述，根據本實施例，在位線對BL[n]、/BL[n]被預充電時，為了補償運算放大器1607的動作中的延遲，加入了使用於激勵的電容器200中蓄積的電荷放電的功能，另外，為了使預充電動作高速化並減小用於激勵的電容器200的尺寸，用於激勵的電容器200的第二電極通過經由第三P溝道電晶體206以及第二N溝道電晶體207與電源電壓VDD或者接地電位VSS連接，可以在預定時間內進行預充電動作，另外由於可以降低用於激勵的電容器200的電容面積，因此可以實現減小晶片上的布圖面積。
另外，控制預充電動作的第一P溝道電晶體201、第二P溝道電晶體202、第一N溝道電晶體203、第三P溝道電晶體206、第二N溝道電晶體207以及用於激勵的電容器200由MOS電晶體構成，這樣，本實施例的位線預充電電壓發生電路可以容易地搭載到MOS集成電路中。
另外，控制預充電動作的第一P溝道電晶體201、第二P溝道電晶體202、第一N溝道電晶體203、第三P溝道電晶體206、第二N溝道電晶體207以及用於激勵的電容器200由厚膜MOS電晶體構成，這樣，本實施例的位線預充電電路可以在高電壓下被驅動。
另外，在本實施例中，第一P溝道電晶體201、第二P溝道電晶體202、第一N溝道電晶體203、第三P溝道電晶體206、第二N溝道電晶體207以及用於激勵的電容器200也可以由薄膜MOS電晶體構成，這樣，本實施例的位線預充電電路可以由低電壓下驅動能力較高的電晶體和面積較小的電容器構成，可以實現降低電路中的功耗。
另外，在本實施例中，用於激勵的電容器200，由圖7所示的N溝道MOS電晶體的第一阱區706以及P溝道MOS電晶體的第二阱區707中，P溝道MOS電晶體的第二阱區707內的電晶體形成，用於激勵的電容器200的柵電極(第一電極)連接至第三P溝道電晶體206、第二N溝道電晶體207的漏極，而其源·漏電極(第二電極)連接至第一P溝道電晶體201、第二P溝道電晶體202、第一N溝道電晶體203的漏極，這樣，用於激勵的電容器200由P溝道電晶體構成，可以獲得同樣的效果。
另外，在本實施例中，用於激勵的電容器200，由圖7所示的包括N溝道MOS電晶體的第一阱區706、P溝道MOS電晶體的第二阱區707以及N溝道MOS電晶體的第三阱區708的三個阱區709中，N溝道MOS電晶體的第三阱區708內的電晶體形成，這樣，用於激勵的電容器200由三個阱區中的N溝道電晶體構成，可以獲得同樣的效果。
另外，在本實施例中，用於激勵的電容器200能夠以多個布線層作為電極，由這些布線之間形成的靜電容所構成的電容器來形成，因此可以獲得不會受電場耗盡等影響的穩定的電容。
(第二實施例)圖4為表示根據本發明第二實施例的半導體存儲器件中的位線預充電電壓VBP的電源布線網絡的示意圖。同樣，在圖4中，與描述現有技術以及第一實施例時所分別參照的圖15及圖1具有相同結構以及功能的部分，被標以相同的符號，並省略對這些部分的說明。另外，DRAM電路的功能塊結構、存儲單元陣列塊1302的電路結構、存儲單元陣列1500內的位線預充電電壓VBP的電源布線網絡、充放電控制電路1503的電路結構，分別與圖13、圖14、圖15、圖17中所示的本實施例與第一實施例的不同之處在於，電源塊401中所包含的位線預充電電壓發生裝置402中的預充電電壓激勵電路405的結構。
圖5為表示圖4中所示的位線預充電電壓發生電路1504以及預充電電壓激勵電路405的內部結構的電路圖。在圖5中，預充電電壓激勵電路405由用於激勵的電容器500、第一P溝道電晶體501(第一開關)、第二P溝道電晶體502(第二開關)、N溝道電晶體503(第二開關)、反向器504(控制電路)、緩衝反向器505(控制電路)構成。另外，CPND2為第一電荷蓄積節點，CP2為第二電荷蓄積節點，AP、NAP、ACP為傳輸柵極連接信號，EXCP為第二控制信號。
用於激勵的電容器500的第一電極，連接至第一P溝道電晶體501、第二P溝道電晶體502和N溝道電晶體503的漏極，用於激勵的電容器500的第二電極上，被施加以電壓振幅與連接至存儲單元陣列1500的字線的電壓振幅相等的第二控制信號EXCP。用於激勵的電容器500的靜電容Ccap，必須可以蓄積與在被同時預充電的位線對BL[n]、/BL[n]的總電容為Cb1時，將位線對BL[n]、/BL[n]的電位充電至位線預充電基準電壓VBPREF所必須的電荷(VBPREF-1/2VDD)×Cb1相等的靜電容。在動作期間，考慮到由運算放大器1607提供的電荷部分，使用具有滿足關係式Ccap＜(VBPREF-1/2VDD)/(VDD-VBPREF)×Cb1的靜電容量Ccap的用於激勵的電容器500。
第一P溝道電晶體501的柵極上，被施加以傳輸柵極連接信號AP，其源極上被提供以電源電壓VDD。第二P溝道電晶體502的柵極上被施加以傳輸柵極連接信號NAP，其源極連接至位線預充電電源布線VBP
。N溝道電晶體503的柵極上被施加以傳輸柵極連接信號AP，其源極連接至位線預充電電源布線VBP
。反向器504在接受到傳輸柵極連接信號AP後，輸出傳輸柵極連接信號NAP。緩衝反向器505由偶數個反向器串聯形成，在接受到傳輸柵極連接信號ACP後，輸出傳輸柵極連接信號AP。
另外，本實施例中的MOS電晶體的結構與第一實施例中參照的圖7相同。
下面，參照圖6說明上述結構的半導體存儲器件中位線預充電時的動作。
圖6為表示圖4、圖5、圖14、圖17中的各部分信號的電壓及電流的時序圖。
當位線預充電開始信號NEQ變為低電平，預充電電路1402被激活時，通過讀出放大器1401，分別被設定為VDD、VSS的位線對BL[n]、/BL[n]的電位被均衡化，並被充電至1/2VDD的電位。預充電電路1402同時將位線對BL[n]、/BL[n]連接至位線預充電電源布線VBP[n]，並充電至位線預充電電壓VBP。此時，消耗電流，電壓下降。
當位線預充電電源布線VBP[n]中發生電壓下降時，通過網格狀連接的布線，電壓下降同樣被傳遞至位線預充電電源布線VBP
。
在檢測到VBP[n]的電壓下降之後，位線預充電電壓發生電路1504的運算放大器1607被激活，但P溝道電晶體1608的流動電流ia增大之前需要花費時間。
在位線預充電開始信號NEQ為高電平的情況下，由於傳輸柵極連接信號AP為低電平，而NAP為高電平，因此第二P溝道電晶體502、N溝道電晶體503被關斷，而第一P溝道電晶體501被導通，第二控制信號EXCP被設定為VSS，第一電荷蓄積節點CPND2被充電至電源電壓VDD，第二電荷蓄積節點CP2被連接至接地電位VSS。
接下來，當位線預充電開始信號NEQ變為低電平時，在由充放電控制電路1503的第一延遲元件1701所確定的延遲時間τ1之後，傳輸柵極連接信號AP變為高電平，而NAP變為低電平，第一P溝道電晶體501被關斷，第二P溝道電晶體502、N溝道電晶體503被導通。
這時，通過控制第二控制信號EXCP使其電壓與傳輸柵極連接信號AP的上升時間相比較緩慢地上升，第二電荷蓄積節點CP2的電壓緩慢上升，第一電荷蓄積節點CPND2不會被施加以過電壓，從電源電壓VDD開始電壓上升。
另外，第一電荷蓄積節點CPND2和位線預充電電源布線VBP
被電連接，電流ib流過。通過該電流ib，位線預充電電源布線VBP
的電平急劇上升。另外，此時，由於第二控制信號EXCP與傳輸柵極連接信號AP的上升時間相比較緩慢地上升，因此用於激勵的電容器500的第一電極上不會被施加以過電壓，用於激勵的電容器500的電荷可以被傳輸至位線。
在經歷了位線預充電電源布線VBP
的電平上升之後，運算放大器1607向使P溝道電晶體1608關斷的方向改變動作，流動的電流ia變小之前需要花費時間。
此後，在由充放電控制電路1503的第二延遲元件1702所確定的延遲時間τ2之後，傳輸柵極連接信號AP變為低電平，而NAP變為高電平，第二P溝道電晶體502、N溝道電晶體503被關斷，而第一P溝道電晶體501被導通，通過使第二控制信號EXCP與傳輸柵極連接信號AP的下降時間相比較緩慢地下降至接地電位VSS，第一電荷蓄積節點CPND2被再次充電至電源電壓VDD，準備下一個預充電動作。
如上所述，根據本實施例，在位線對BL[n]、/BL[n]被預充電時，為了補償運算放大器1607的動作中的延遲，加入了使用於激勵的電容器500中蓄積的電荷放電的功能，另外，為了使預充電動作高速化並減小用於激勵的電容器500的尺寸，用於激勵的電容器500的第二電極被施加以第二控制信號EXCP，第二控制信號EXCP被控制在從電源電壓VDD至接地電位VSS，可以在預定時間內進行預充電動作，另外由於可以降低用於激勵的電容器500的電容面積，因此可以實現減小晶片上的布圖面積。
另外，控制預充電動作的第一P溝道電晶體501、第二P溝道電晶體502、N溝道電晶體503，以及用於激勵的電容器500由MOS電晶體構成，這樣，本實施例的位線預充電電壓發生電路可以容易地搭載到MOS集成電路中。
另外，控制預充電動作的第一P溝道電晶體501、第二P溝道電晶體502、N溝道電晶體503以及用於激勵的電容器500由厚膜MOS電晶體構成，這樣，本實施例的位線預充電電路可以在高電壓下被驅動。
另外，在本實施例中，第一P溝道電晶體501、第二P溝道電晶體502、N溝道電晶體503以及用於激勵的電容器500也可以由薄膜MOS電晶體構成，這樣，本實施例的位線預充電電路可以由低電壓下驅動能力較高的電晶體和面積較小的電容器構成，可以實現降低電路中的功耗。
另外，在本實施例中，用於激勵的電容器500，由圖7所示的N溝道MOS電晶體的第一阱區706以及P溝道MOS電晶體的第二阱區707中，P溝道MOS電晶體的第二阱區707內的電晶體形成，用於激勵的電容器500的柵電極上被施加以第二控制信號EXCP，而其源·漏電極被連接至第一P溝道電晶體501、第二P溝道電晶體502、N溝道電晶體503的漏極，這樣，用於激勵的電容器500由P溝道電晶體構成，可以獲得同樣的效果。
另外，在本實施例中，用於激勵的電容器500，由圖7所示的包括N溝道MOS電晶體的第一阱區706、P溝道MOS電晶體的第二阱區707以及N溝道MOS電晶體的第三阱區708的三個阱區709中，N溝道MOS電晶體的第三阱區708內的電晶體形成，這樣，用於激勵的電容器500由三個阱區中的N溝道電晶體構成，可以獲得同樣的效果。
另外，在本實施例中，用於激勵的電容器500能夠以多個布線層作為電極，由這些布線之間形成的靜電容所構成的電容器來形成，因此可以獲得不受電場耗盡等影響的穩定的電容。
另外，在本實施例中，作為第二控制信號EXCP，可以使用傳輸柵極連接信號ACP，這樣，可以減少用於控制第二控制信號EXCP的電路和布線等所佔用的面積。
另外，在形成包括根據本實施例的半導體存儲器件與邏輯電路器件的半導體器件的情況下，第二控制信號EXCP的電壓振幅可以與邏輯電路器件中所使用的信號的電壓振幅大約相同。
(第三實施例)圖8為表示根據本發明第三實施例的半導體存儲器件中的DRAM功能塊的布圖結構的示意圖。在圖8中，800為DRAM功能塊，801為第一或第二實施例中的位線預充電電壓發生裝置，802為讀出放大器列，803為預充電電路列，804為存儲單元陣列塊，805為行解碼器。
在本實施例中，在包括多個存儲單元陣列塊804的DRAM功能塊800內，第一或者第二實施例中的位線預充電電壓發生裝置801，分別與存儲單元陣列塊804成對配置。這樣，通過使用存儲單元陣列塊804各自的位線預充電開始信號NEQ來進行位線預充電電壓的激勵動作，從而分別按照每個存儲單元陣列來進行預充電動作，由此，不需要根據DRAM宏容量的大小，改變位線預充電電壓發生裝置801的能力。
(第四實施例)圖9為表示根據本發明第四實施例的半導體存儲器件中的DRAM功能塊的布圖結構的示意圖。同樣，與第三實施例具有相同功能的部分，被標以相同的符號，並省略對這些部分的說明。
本實施例與第三實施例的不同之處在於，DRAM功能塊900內的位線預充電電壓發生裝置801、讀出放大器列802、預充電電路列803，以及存儲單元陣列塊804的配置。
在本實施例中，在包括多個存儲單元陣列的DRAM功能塊900內，位線預充電電壓發生裝置801，被配置在各個存儲單元陣列塊804的任一邊，而且被配置在與讀出放大器列802平行的位置。這樣，由於可以使發生位線預充電電壓所必須的控制信號線被配置成與讀出放大器802列平行，因此減少用於配置控制信號線所必須的面積。
(第五實施例)圖10為表示根據本發明第五實施例的半導體存儲器件中的DRAM功能塊的布圖結構的示意圖。同樣，與第三及第四實施例具有相同功能的部分，被標以相同的符號，並省略對這些部分的說明。
本實施例與第三及第四實施例的不同之處在於，DRAM功能塊1000內的位線預充電電壓發生裝置801、讀出放大器列802、預充電電路列803，以及存儲單元陣列塊804的配置。
在本實施例中，在包括多個存儲單元陣列的DRAM功能塊1000內，位線預充電電壓發生裝置801，被配置在各個存儲單元陣列塊804的任一邊，而且被配置在與預充電電路列803相鄰的位置。因此，從位線預充電電壓發生裝置801到預充電電路列803的預充電電壓的傳輸可以高效率地進行。
(第六實施例)圖11為表示根據本發明第六實施例的半導體存儲器件中的DRAM功能塊的布圖結構的示意圖。同樣，與第三至第五實施例具有相同功能的部分，被標以相同的符號，並省略對這些部分的說明。
本實施例與第三至第五實施例的不同之處在於，DRAM功能塊1100內的位線預充電電壓發生裝置801、讀出放大器列802、預充電電路列803、以及存儲單元陣列塊804的配置。
在本實施例中，在包括多個存儲單元陣列的DRAM功能塊1100內，位線預充電電壓發生裝置801，被配置在各個存儲單元陣列塊804的任一邊，而且被配置在與行解碼器805相鄰的位置。這樣，發生位線預充電電壓所必須的控制信號可以被高效率地傳輸至位線預充電電壓發生裝置801，另外，位線預充電電壓通過與預充電電路列803平行配置的電源布線被提供給預充電電路列803，由此，可以減少電源布線所佔用的面積。
(第七實施例)圖12為表示根據本發明第七實施例的半導體存儲器件中的DRAM功能塊的布圖結構的示意圖。同樣，與第三至第六實施例具有相同功能的部分，被標以相同的符號，並省略對這些部分的說明。
本實施例與第三至第六實施例的不同之處在於，DRAM功能塊1200內的位線預充電電壓發生裝置801、讀出放大器列802、預充電電路列803，以及存儲單元陣列塊804的配置。
在本實施例中，在包括多個存儲單元陣列的DRAM功能塊1200內，位線預充電電壓發生裝置801，被配置在各個存儲單元陣列塊804的任一邊，而且中間夾著存儲單元陣列塊804被配置在與行解碼器805相對的位置。這樣，位線預充電電壓通過與預充電電路列803平行配置的電源布線被提供給預充電電路列803，由此，可以減少電源布線所佔用的面積。
如上所述，根據本發明，通過在包含現有技術中的運算放大器以及用於激勵的電容器的位線預充電電壓發生裝置的預充電電壓激勵電路中，設置用於對用於激勵的電容器進行電荷充放電的傳輸柵極，或者通過提供直接驅動用於激勵的電容器的控制信號，這樣，可以在預定的時間內進行位線的預充電動作，同時可以減小用於激勵的電容器的電容面積，可以同時實現半導體存儲器件的電路動作的高速化以及縮小布圖面積。
權利要求
1.一種半導體存儲器件，包括多個存儲單元、與所述多個存儲單元連接的位線對、用於根據第一控制信號將所述位線對預充電至預定的預充電電壓的多個預充電電路、及向所述多個預充電電路提供用於預充電的電壓的位線預充電電壓發生裝置，其中所述位線對的均衡電壓和所述預充電電壓不同，其特徵在於，所述位線預充電電壓發生裝置包括發生所述預充電電壓後將其提供給所述多個預充電電路的預充電電壓發生電路，及預充電電壓激勵電路，具有用於激勵的電容器、將所述用於激勵的電容器的第一電極連接至第一電源的第一開關、將所述第一電極連接至所述預充電電壓發生電路的輸出節點的第二開關、將所述用於激勵的電容器的第二電極連接至所述第一電源的第三開關、將所述第二電極連接至第二電源的第四開關、及控制第一、第二、第三及第四開關的開/關的控制電路。
2.根據權利要求1的半導體存儲器件，其特徵在於，所述第一、第二、第三及第四開關與所述用於激勵的電容器由MOS電晶體構成。
3.根據權利要求1的半導體存儲器件，其特徵在於，所述半導體存儲器件具有多個柵極氧化膜厚度，所述第一、第二、第三及第四開關和所述用於激勵的電容器由柵極氧化膜為厚膜的MOS電晶體構成。
4.根據權利要求1的半導體存儲器件，其特徵在於，所述半導體存儲器件具有多個柵極氧化膜厚度，所述第一、第二、第三及第四開關和所述用於激勵的電容器由柵極氧化膜為薄膜的MOS電晶體構成。
5.根據權利要求1的半導體存儲器件，其特徵在於，所述預充電電壓激勵電路的所述控制電路，只在預充電時，或者從預充電開始的一定時間內，將所述第二開關和所述第三開關控制為導通，在其餘時間，將所述第一開關和所述第四開關控制為導通。
6.根據權利要求1的半導體存儲器件，其特徵在於，所述第一控制信號為到所述預充電電路的位線預充電開始信號。
7.根據權利要求1的半導體存儲器件，其特徵在於，所述半導體存儲器件具有N溝道MOS電晶體的第一阱區和P溝道MOS電晶體的第二阱區，構成所述用於激勵的電容器的MOS電晶體由所述第二阱區的電晶體構成。
8.根據權利要求1的半導體存儲器件，其特徵在於，所述半導體存儲器件具有N溝道MOS電晶體的第一阱區、P溝道MOS電晶體的第二阱區、以及N溝道MOS電晶體的第三阱區的三個阱區，構成所述用於激勵的電容器的MOS電晶體由所述第三阱區的電晶體構成。
9.根據權利要求1的半導體存儲器件，其特徵在於，所述用於激勵的電容器的所述第一電極由MOS電晶體的柵電極構成，所述第二電極形成為連接MOS電晶體的源極和漏極以及襯底。
10.根據權利要求1的半導體存儲器件，其特徵在於，所述用於激勵的電容器的所述第一電極形成為連接MOS電晶體的源極和漏極以及襯底，所述第二電極由MOS電晶體的柵電極構成。
11.根據權利要求1的半導體存儲器件，其特徵在於，所述用於激勵的電容器以所述半導體存儲器件內的多個布線層作為電極，利用在布線之間形成的靜電容構成電容器。
12.根據權利要求1的半導體存儲器件，其特徵在於，所述多個存儲單元形成可以單獨被激活的多個存儲單元陣列塊，所述預充電電壓激勵電路與各個存儲單元陣列塊成對配置。
13.根據權利要求1的半導體存儲器件，其特徵在於，所述多個存儲單元形成可以單獨被激活的多個存儲單元陣列塊，所述預充電電壓激勵電路與各個存儲單元陣列塊成對配置，並根據各個存儲單元陣列塊從非預充電狀態開始向預充電狀態的轉變進行動作。
14.根據權利要求1的半導體存儲器件，其特徵在於，所述多個存儲單元形成可以單獨被激活的多個存儲單元陣列塊，所述預充電電壓激勵電路與各個存儲單元陣列塊成對配置，並根據被送至所述存儲單元陣列塊內的預充電電路的預充電開始信號進行動作。
15.根據權利要求12的半導體存儲器件，其特徵在於，所述位線預充電電壓發生裝置被配置在所述存儲單元陣列塊的任意一邊，與讀出放大器列平行配置。
16.根據權利要求12的半導體存儲器件，其特徵在於，所述位線預充電電壓發生裝置被配置在所述存儲單元陣列塊的任意一邊，與所述預充電電路列相鄰配置。
17.根據權利要求12的半導體存儲器件，其特徵在於，所述位線預充電電壓發生裝置被配置在所述存儲單元陣列塊的任意一邊，在行解碼器塊內，或者與行解碼器列平行配置。
18.根據權利要求12的半導體存儲器件，其特徵在於，所述位線預充電電壓發生裝置被配置在所述存儲單元陣列塊的任意一邊，中間夾著所述存儲單元陣列塊，被配置在與行解碼器塊相對的一邊。
19.一種半導體存儲器件，包括多個存儲單元、與多個存儲單元連接的位線對、用於根據第一控制信號將所述位線對預充電至預定的預充電電壓的多個預充電電路、及向所述多個預充電電路提供用於預充電的電壓的位線預充電電壓發生裝置，其中所述位線對的均衡電壓和所述預充電電壓不同，其特徵在於，所述位線預充電電壓發生裝置包括發生所述預充電電壓後將其提供給所述多個預充電電路的預充電電壓發生電路，及預充電電壓激勵電路，具有用於激勵的電容器、將所述用於激勵的電容器的第一電極連接至第一電源的第一開關、將所述第一電極連接至所述預充電電壓發生電路的輸出節點的第二開關、控制所述第一及第二開關的開/關的控制電路，利用第二控制信號驅動所述用於激勵的電容器的第二電極。
20.根據權利要求19的半導體存儲器件，其特徵在於，所述第一控制信號為被送至所述預充電電路的位線預充電開始信號。
21.根據權利要求19的半導體存儲器件，其特徵在於，所述第一控制信號還同時被用作所述第二控制信號。
22.根據權利要求19的半導體存儲器件，其特徵在於，所述第一開關和第二開關以及所述用於激勵的電容器由MOS電晶體構成。
23.根據權利要求19的半導體存儲器件，其特徵在於，所述半導體存儲器件具有多個柵極氧化膜厚度，所述第一開關和第二開關以及所述用於激勵的電容器由柵極氧化膜為厚膜的MOS電晶體構成。
24.根據權利要求19的半導體存儲器件，其特徵在於，所述半導體存儲器件具有多個柵極氧化膜厚度，所述第一開關和第二開關以及所述用於激勵的電容器由柵極氧化膜為薄膜的MOS電晶體構成。
25.根據權利要求19的半導體存儲器件，其特徵在於，所述預充電電壓激勵電路的所述控制電路，只在預充電時，或者從預充電開始的一定時間內，通過所述第一控制信號將所述第二開關控制為導通，並通過所述第二控制信號將所述用於激勵的電容器的電荷輸送至所述預充電電壓發生電路的輸出節點。
26.根據權利要求19的半導體存儲器件，其特徵在於，所述半導體存儲器件具有N溝道MOS電晶體的第一阱區和P溝道MOS電晶體的第二阱區，構成所述用於激勵的電容器的MOS電晶體由所述第二阱區的電晶體構成。
27.根據權利要求19的半導體存儲器件，其特徵在於，所述半導體存儲器件具有包括N溝道MOS電晶體的第一阱區、P溝道MOS電晶體的第二阱區、N溝道MOS電晶體的第三阱區的三個阱區，構成所述用於激勵的電容器的MOS電晶體由所述第三阱區的電晶體構成。
28.根據權利要求19的半導體存儲器件，其特徵在於，所述用於激勵的電容器的所述第一電極由MOS電晶體的柵電極構成，所述第二電極形成為連接MOS電晶體的源極和漏極以及襯底。
29.根據權利要求19的半導體存儲器件，其特徵在於，所述用於激勵的電容器的所述第一電極形成為連接MOS電晶體的源極和漏極以及襯底，所述第二電極由MOS電晶體的柵電極構成。
30.根據權利要求19的半導體存儲器件，其特徵在於，所述用於激勵的電容器以所述半導體存儲器件內的多個布線層作為電極，利用在布線之間形成的靜電容構成電容器。
31.根據權利要求19的半導體存儲器件，其特徵在於，所述多個存儲單元形成可以單獨被激活的多個存儲單元陣列塊，所述預充電電壓激勵電路與各個存儲單元陣列塊成對配置。
32.根據權利要求19的半導體存儲器件，其特徵在於，所述多個存儲單元形成可以單獨被激活的多個存儲單元陣列塊，所述預充電電壓激勵電路與各個存儲單元陣列塊成對配置，並根據各個存儲單元陣列塊從非預充電狀態開始向預充電狀態的轉變進行動作。
33.根據權利要求19的半導體存儲器件，其特徵在於，所述多個存儲單元形成可以單獨被激活的多個存儲單元陣列塊，所述預充電電壓激勵電路與各個存儲單元陣列塊成對配置，並根據被送至所述存儲單元陣列塊內的預充電電路的位線預充電開始信號進行動作。
34.根據權利要求31的半導體存儲器件，其特徵在於，所述位線預充電電壓發生裝置被配置在所述存儲單元陣列塊的任意一邊，與讀出放大器列平行配置。
35.根據權利要求31的半導體存儲器件，其特徵在於，所述位線預充電電壓發生裝置被配置在所述存儲單元陣列塊的任意一邊，與所述預充電電路列相鄰配置。
36.根據權利要求31的半導體存儲器件，其特徵在於，所述位線預充電電壓發生裝置被配置在所述存儲單元陣列塊的任意一邊，在行解碼器塊內，或者與行解碼器列平行配置。
37.根據權利要求31的半導體存儲器件，其特徵在於，所述位線預充電電壓發生裝置被配置在所述存儲單元陣列塊的任意一邊，中間夾著所述存儲單元陣列塊，被配置在與行解碼器塊相對的一邊。
38.根據權利要求19的半導體存儲器件，其特徵在於，所述第二控制信號的電壓振幅與連接至所述多個存儲單元的字線的電壓振幅基本相同。
39.一種半導體存儲器件，包括多個存儲單元、與所述多個存儲單元連接的位線對、用於根據第一控制信號將所述位線對預充電至預定的預充電電壓的多個預充電電路、及向所述多個預充電電路提供用於預充電的電壓的位線預充電電壓發生裝置，其中所述位線對的均衡電壓和所述預充電電壓不同，其特徵在於，所述位線預充電電壓發生裝置包括發生所述預充電電壓後將其提供給所述多個預充電電路的預充電電壓發生電路，及預充電電壓激勵電路，具有用於激勵的電容器、將所述用於激勵的電容器的第一電極連接至第一電源的第一開關、將所述第一電極連接至所述預充電電壓發生電路的輸出節點的第二開關、控制所述第一及第二開關的開/關的控制電路，利用第二控制信號驅動所述用於激勵的電容器的第二電極，其中，所述第二控制信號在作為被送至所述預充電電路的位線預充電開始信號的第一控制信號被激活期間內上升。
40.一種半導體存儲器件，包括多個存儲單元、與所述多個存儲單元連接的位線對、用於根據第一控制信號將所述位線對預充電至預定的預充電電壓的多個預充電電路、及向所述多個預充電電路提供用於預充電的電壓的位線預充電電壓發生裝置，其中所述位線對的均衡電壓和所述預充電電壓不同，其特徵在於，所述位線預充電電壓發生裝置包括發生所述預充電電壓後將其提供給所述多個預充電電路的預充電電壓發生電路，及預充電電壓激勵電路，具有用於激勵的電容器、將所述用於激勵的電容器的第一電極連接至第一電源的第一開關、將所述第一電極連接至所述預充電電壓發生電路的輸出節點的第二開關、控制所述第一及第二開關的開/關的控制電路，利用第二控制信號驅動所述用於激勵的電容器的第二電極，其中，所述第二控制信號在作為被送至預充電電路的位線預充電開始信號的第一控制信號被激活後的預定的延遲時間之後，用與所述第一控制信號的轉變時間相比更長的時間上升。
41.一種包括半導體存儲器件和邏輯電路器件的半導體器件，其特徵在於，所述半導體存儲器件包括多個存儲單元、與所述多個存儲單元連接的位線對、用於根據第一控制信號將所述位線對預充電至預定的預充電電壓的多個預充電電路、及向所述多個預充電電路提供用於預充電的電壓的位線預充電電壓發生裝置，所述位線對的均衡電壓和所述預充電電壓不同，所述位線預充電電壓發生裝置包括發生所述預充電電壓後將其提供給所述多個預充電電路的預充電電壓發生電路，及預充電電壓激勵電路，具有用於激勵的電容器、將所述用於激勵的電容器的第一電極連接至第一電源的第一開關、將所述第一電極連接至所述預充電電壓發生電路的輸出節點的第二開關、及控制所述第一及第二開關的開/關的控制電路，利用第二控制信號驅動所述用於激勵的電容器的第二電極，所述第二控制信號的電壓振幅與所述邏輯電路器件中的信號的電壓振幅基本相同。
42.一種包括半導體存儲器件和邏輯電路器件的半導體器件，其特徵在於，所述半導體存儲器件包括多個存儲單元、與所述多個存儲單元連接的位線對、用於根據第一控制信號將所述位線對預充電至預定的預充電電壓的多個預充電電路、及向所述多個預充電電路提供用於預充電的電壓的位線預充電電壓發生裝置，所述位線對的均衡電壓和所述預充電電壓不同，所述位線預充電電壓發生裝置包括發生所述預充電電壓後將其提供給所述多個預充電電路的預充電電壓發生電路，及預充電電壓激勵電路，具有用於激勵的電容器、將所述用於激勵的電容器的第一電極連接至第一電源的第一開關、將所述第一電極連接至所述預充電電壓發生電路的輸出節點的第二開關、及控制所述第一及第二開關的開/關的控制電路，利用第二控制信號驅動所述用於激勵的電容器的第二電極，所述第二控制信號在作為被送至所述預充電電路的位線預充電開始信號的第一控制信號被激活期間內上升，所述第二控制信號的電壓振幅與所述邏輯電路器件的信號的電壓振幅基本相同。
43.一種包括半導體存儲器件和邏輯電路器件的半導體器件，其特徵在於，所述半導體存儲器件包括多個存儲單元、與所述多個存儲單元連接的位線對、用於根據第一控制信號將所述位線對預充電至預定的預充電電壓的多個預充電電路、及向所述多個預充電電路提供用於預充電的電壓的位線預充電電壓發生裝置，所述位線對的均衡電壓和所述預充電電壓不同，所述位線預充電電壓發生裝置包括發生所述預充電電壓後將其提供給所述多個預充電電路的預充電電壓發生電路，及預充電電壓激勵電路，具有用於激勵的電容器、將所述用於激勵的電容器的第一電極連接至第一電源的第一開關、將所述第一電極連接至所述預充電電壓發生電路的輸出節點的第二開關、及控制所述第一及第二開關的開/關的控制電路，利用第二控制信號驅動所述用於激勵的電容器的第二電極，所述第二控制信號在作為被送至所述預充電電路的位線預充電開始信號的第一控制信號被激活後的預定的延遲時間之後，用與所述第一控制信號的轉換時間相比更長的時間上升，所述第二控制信號的電壓振幅與所述邏輯電路器件的信號的電壓振幅基本相同。
全文摘要
本發明提供一種半導體存儲器件及載有其和邏輯電路器件的半導體器件，可同時實現位線預充電動作的高速化以及縮小布圖面積。在位線預充電電壓發生裝置中所包含的預充電電壓激勵電路(105)中，設置了起開關作用的P溝道電晶體(206、207)。這樣，提高了激勵的效率，減小了用於激勵的電容器(200)的電容面積。
文檔編號G11C11/409GK1527323SQ200410007488
公開日2004年9月8日 申請日期2004年3月5日 優先權日2003年3月6日
發明者中村敏宏, 大田清人, 飯田真久, 折笠憲一, 一, 久, 人 申請人:松下電器產業株式會社