一種正交變換處理器的製作方法

2023-06-12 15:45:26

專利名稱:一種正交變換處理器的製作方法
本發明與信號處理器有關，更確切地說，與高速集成電路信號處理器有關。
過去，對實時信號處理問題要求有效解時，廣泛採用專用計算機來實現運算緊張的算法。隨著通用計算機價格的下降和速度的提高，對專門設計的計算機的這種需求也逐漸降低了，當然始終仍有一些重大問題要處理。用作外圍協同處理器的常規集成電路處理器能夠滿足這種需要。如果設計和使用合適，這些常規的集成電路處理器可以大大提高用於許多運算緊張的程序的通用計算機系統的性能。
常規的實時信號處理晶片的例子有用於圖象編碼實行正和逆的離散餘弦變換(DCT)的各種實施例。例如像M.Vetterli和A.Ligtenberg在「一種離散付立葉-餘弦變換晶片」(「A Discrete Fourier-Cosine Transform Chip」IEEE Journal on Selected Areas in Communications，Vol SAC-4，No.1，January 1986，pp.49-61)中所描述的那種晶片。
DCT是一種正交變換，對圖象編碼非常有用，因為圖象含有大量的冗餘信息，因此可以對圖象進行分塊處理。這種分塊的二維DCT變換通常保存了大部份低頻分量，而忽略的這些高頻(低幅度)分量對編了碼的圖象的質量並沒有多少損害。雖然圖象編碼採用DCT有利於電位傳輸和存貯，但運算的負擔是相當重的。工作在視頻採樣率需要每秒鐘處理約640萬個樣點(假設按照美國國家電視系統委員會要求，每秒進行15734次行掃描，每行約有400個樣點)。一個8點DCT至少需要13次乘法和29次加法。一個二維變換能夠用先對行進行一維變換，再對列進行一維變換來計算。因此，對於實時圖象處理，一個DCT集成電路要求每秒完成160萬個8點變換，這常涉到要做大約200萬次乘法和470萬次加法。
常規的實時正交變換信號處理器的另一種用途是用於解最小二乘問題的系統。這類問題充斥在信號處理和線性規劃之中。例如，應用卡馬克(Karmarkar)算法的一個線性規劃問題，最繁重的運算實際上是解每次迭代時的最小二乘問題，用一個由正交變換處理器的陣列構成的協同處理器能解決這個問題(每一個正交變換器由四個乘法器，一個加法器和一個減法器組成)，應用這種協同處理器可以把運行卡馬克軟體包的時間降低一個數量級。
為了達到諸如以上所提到的與DCT圖象編碼有關的許多應用所要求的高性能，必須回答二個問題。第一個問題為，涉及這些操作的基本構成方框是什麼，第二個問題為，這些構成方框的有效VLSI(超大規模集成)結構是什麼。這二個問題的回答是密切相關的，因為不知道怎樣合適地劃分算法就不能得到一個有效的VLSI實現，而不知道如何能實現一個有效的VLSI結構也就不能得到算法的最佳劃分。
在1986年4月9日頒發給米雅格奇(Miyaguchi)等人的美國專利4，510，578中提到了這些困難，在該專利中，介紹用來對輸入信號進行正交變換的電路。該電路有一個由三個存儲器器構成的第一級，這三個存儲器並行工作，並且饋送給8個常係數乘法器。這些乘法器的輸出信號加到三個加法器上，其中二個加法器為三輸入加法器。第一級的三個輸出加到三個第二複數乘法器級上，每一個複數乘法器級有二個存儲器，四個乘法器和二個加法器。在米雅格奇的電路中沒有竭力採用運行非常快的設計，而似乎強調用常規的模塊(加法器、乘法器)組合起來，以最直接的方式達到所希望的變換。
相反，為了製造出一個良好的集成電路，必需要考慮的不僅是所需的乘法器和加法器的數目，還要考慮這些元件的大小和這些元件引起是時延，例如在有些器件中，加後再乘的時延要比乘後再加大得多。
本發明的目的是提供一種特別適用於做成集成電路的正交變換處理器電路。本發明的另一個目的是提供一種正交變換處理器，這種正交變換器的結構可以最大地發揮集成電路的速度潛力。
一個由一個旋轉運算電路，一個通信電路和一個內部或外部查表電路所組成的正交變換處理器用來實現上述及其它各種目的，旋轉運算電路完成旋轉所要求的複數乘法運算，必需的係數由查表電路提供。通信電路的任務是接收輸入信號，把每次迭代所需信號加到旋轉運算電路並送出作為結果的輸出信號。旋轉運算器是用一個立體鄰接的乘法器和加法器模塊所構成的矩陣來實現的，其中每一模塊包括在旋轉運算器內必需的每一個乘法器(有時或為加法器)的一部份，查表電路是一個無計數器的只讀存儲器，而通信電路是一組雙輸入/雙輸出連接的寄存器。
圖1為根據本發明原理構成的正交變換處理器的原理方框圖。
圖2說明旋轉運算器300的一個實施例。
圖3畫出圖2旋轉運算器中一個典型元件320的方框圖。
圖4描述用圖1系統完成離散餘弦變換必需的信號流程和旋轉運算順序。
圖5描述圖1所示通信電路100中存儲器的一般結構。
圖6描述用圖1系統完成離散餘弦變換的另一種信號流程和旋轉運算順序。
圖7描述圖1所示通信電路的一個更為詳細的方框圖。
圖8畫出圖5中存儲單元之間的信息交換方式。
圖9介紹實現圖7中規格化單元的一個實施例。
圖10例示一個快速無計數器查表電路的結構。
圖11描繪具有二個存儲器元件56的圖1中查表電路的一個增添結構。
圖12介紹為完成一個二維正交變換的框圖。
圖13為圖12中跨接存儲器502的一個實施例。
圖14為圖13跨接存儲器的存儲單元503的結構。
圖1為本發明的正交變換處理器的原理方框圖。其中，輸入信號加在與通信電路100相連的引線10上，而輸出信號由通信電路100在引線20上送出。輸出電路100受引線40的「就緒」控制信號和查表電路200給出的控制信號控制。通信電路100通過引線30與旋轉運算器300互相作用，把信號送到旋轉運算器300，或從旋轉運算器300取出信號。查表電路200受相同的「就緒」信號控制和受任選的「逆」控制信號控制。除了向通信電路100提供控制信號以外，查表電路200還向旋轉運算器300提供係數信號。圖1中各元件的功能和工作情況詳細說明如下。旋轉運算器正交變換計算本原的最小公分母是一個複數乘法運算(或旋轉運算)。描述旋轉運算器的方程為
其中Xi和Yi分別為輸入和輸出，C1和C2分別為諸如Cosθ和Sinθ那樣的係數。直接計算等式(1)需要4次乘法運算和2次加法運算。方程(1)經變換後，可以得到如下表達式
其中A＝C1-C2，B＝C2，C＝C1+C2這個變形的表達式需要3次乘法運算和3次加法運算，初看，它似乎提供了一個更為緊湊的實現方式。然而，當認真地比較一下採用並行乘法器的這二種方案的超大規模集成的合適程度時就可以看出，總的來說，方程(1)形成一個較佳的實現方式。首先，方程(2)實現方程的總延遲時間要長於方程(1)的實現方式，因為加法運算(X0+X1)前於乘法運算。其次，方程(1)的實現方式只需要二個係數，而方程(2)的實現方式則需要三個係數。第三，方程(1)的實現方式因為適於構成旋轉運算器的各元件之間的比較有規律的通信結構，所以消耗較少的矽「不動產」。
本發明實現旋轉運算電路300中方程(1)旋轉運算器的這種方式是按照一種乘法運算算法，這種算法類似於Baugh-Wooley所提出的那種算法，採用把在乘法運算過程中的不同項進行整理和合
的方法，說明如下。
眾所周知，用二進位補碼形式表示的一個具有n-1位的負數可以表示成下面的差
採用這種表示方法，乘法運算的積為
展開成
j=0N-22jCj-2N-1CN-1i=0N-22ixi(5)]]>下面的陣列表示組成式(5)各項所產生的部份乘積項(當N＝3時)前三行相應於式(5)的第一項，第四行相應於第二項，第五和第七行相應於表示成二進位補碼形式的第三項，而第六和第八行相應於式(5)的最後一項。
C3C2C1C0X3X2X1X0X1C2X1C1X1C00X2C2X2C1X2C00 00 X3C30 0 0 0 0 01 1
X3C2X3C1X3C01 1 11 1
X2C2X1C3X0C31 1 10 0 0 0 0 0 0 10 0 0 0 0 0 0 1以上陣列經整理後得到部份乘積項的陣列如下。
X0C3X0C2X0C1X0C0X1C3X1C2X1C1X0C0X2C3X2C2X2C1X2C11 X3C3X3C2X3C1X3C01由上可見，所需的乘積可以僅用二位乘積項求和來獲得，需要的基本元件是帶有全加器和半加器的與門和與非門，有些全加器和半加器的進位輸入置為「1」，而大多數置為「0」。具體一些說，精細地研究上面所表示的第二個乘法陣列可見，第一行僅需要三個與門(X0C0，X0C1，X0C2)及一個與非門(
X0C3)。第二行需要三個與門和進位輸入置為「0」的半加器(X1C0，X1C1，X1C2)以及一個與非門和進位輸入置為「1」的半加器，第三行需要三個與門和全加器(X2C0，X2C1，X2C2)以及一個與非門和一個全加器(
X2C2)。最後一行需要三個與非門和全加器(
X3C0，
X3C1，
X3C2)以及一個與門和一個全加器(X3C3)。這個門與加法器的模式很容易以規則形式擴展到乘數和被乘數都高於四位的情況。
圖2所示為按照本發明設計的一個旋轉運算器的結構，它包括一個乘法運算部件310以及一個加法運算和減法運算部件330。圖2的旋轉運算器的一個重要特點是所有元件都是以交錯形式結構的，這意味著部件310中的四個乘法器的相應功能都做成一個單元，物理上互相近似，這種交錯具有許多優點首先是所有信號引線(包括輸入引線)都很短，這提高了速度性能;第二個優點是所有相應的引線的長度基本相同，這把時間延遲的差異減小到最低程度，從而提高了速度性能;第三個優點是由於結構完全是有規律的，因此可以有效地利用「矽」的「不動產」。
在圖2中乘法運算部件310由許多四分之一乘法器(QM)模塊320組成。每個模塊320都有二個信號輸入和二個係數輸入，還有和及進位輸入以處理來自另一方框320的信息。模塊320排列成一個二維矩陣，每一「行」和「列」上的元320與較高序號的「行」上的二個元相連一個在相同的「列」上，而另一個在序號較高的列上。也就是說，一個在i「行」和j「列」上的元320(QM)i，j與(QM)i+1，j和(QM)i+1，j+1相連。部件310的結構基本上是矩形的，相應於乘法運算陣列的移位變形，如下X0C3X0C2X0C1X0C0X1C3X1C2X1C1X1C0X2C3X2C2X2C1X2C0X3C3X3C2X3C1X3C0由上乘法運算過程的分析可見，模塊320並不是在所有方面都是相同的，每一模塊都負責對三個進入位(二位在某些退化狀態)進行運算，形成和及進位輸出位，而對乘積有所貢獻。就這個意義上所有的模塊320都是相同的。模塊320的不同在於有些需要與門，而另一些需要與非門，有些需要全加器，而另一些需要半加器，正如前面所描述的那樣。並且，雖然在有些應用中所有的QM元件都不計時或不寄存(即非流水線的)在另外一些應用中有些或全部模塊310都是寄存的以提供所希望的流水線程度。
圖3所示為由一個全加器和一個寄存器所組成的一個QM元件。這是一個通用的實施例，因為有一個半加器和沒有寄存器的QM元件實質上就是圖3所示的QM元件的一個摘取變形，圖3中，元件400是部件310中某一行最後一列的QM元件320。元件390是在比元件400高一行同一列的一個QM元件，元件380是在比元件400高一行比元件400所在列低一個算術有效位的列上的一個QM元件，而元件410是在比元件400低的行上的一個QM元件。
在元件400中有全加器401-404，這些全加器響應乘數位Ci和Cj，被乘數字Xm和Xn的相同被乘數位(如第三位)，從QM元件380來的和數位，以及從QM元件390來的進數位。更具體一些說，加法器401響應從元件380和390輸入的和數和進位以及Ci和Xm的一個選定邏輯組合;加法器402響應從元件380和390輸入的和數和進位以及Cj和Xm的相同邏輯組合;加法器403響應從元件380和390輸入的和數和進位以及Ci和Xn的相同邏輯組合，最後，加法器401響應從元件380和390輸入的和數和進位以及Cj和Xn的相同邏輯組合。每一個全加器(401-404)都產生由一個和數輸出信號和一個進位輸出信號構成的一對信號。在圖3所示的這個具體電路中，每對這樣的信號都加到一個寄存器上，該寄存器受時鐘信號C控制。這些寄存器(409-413)的定時輸出信號形成QM元件400的輸出信號。進位信號加到QM元件410，而和數信號則加到元件410所在行中高一個有效位的QM元件。上面所提到的Ci和Cj與Xm和Xn的邏輯組合，由元件405-408完成，或是與門，或是與非門，這由元件390所在的行和列所決定。
圖2中部件330由完成旋轉運算所必需的加法器和減法器的網絡組成，處在陣列320的最後一行(末行)和最小有效位列(最右面的一列)的每一個QM元件送出四個和數位，這些位必須適當地進行加和減。因此，部件330中的每一個加法/減法元件均由一個二位加法器和一個二位減法器組成。按常規設計技術，簡單地將所需減去的輸入求反，再在陣列中第一個加法器的輸入位置加「1」就完成了減法器。換句話說，部件330可以簡單地用二個行波加法器來構成。
通信電路圖1的通信電路用來把數據傳遞到旋轉運算器和把數據從旋轉運算器傳遞出來。這種數據傳遞是專門對所要完成的算法的，但下面所述的硬體實現是通用的，可以證明，一個正交變換(矩陣Q)可以按照下式用一系列平面旋轉(矩陣Tij)來完成
其中1 0 · · · 00 1 · · · ·Tij(θ)＝· · Cosθ · Sinθ ·· · · · · ·· ·-Sinθ · Cosθ ·0 · · · · 1這個原理在我們這個與離散餘弦變換(DCT)的實施例有關的變換處理器中得到應用，說明如下一個8點DCT變換可以用下列矩陣表示Y0354 354 354 354 354 354 354 354 X0
Y1490 416 278 098 -098 -278 -416 -490 X1Y2462 191 -191 -462 -462 -191 191 462 X2Y3416 -098 -490 -278 278 490 098 -416 X3Y4354 -354 -354 354 354 -354 -354 354 X4Y5278 -490 098 416 -416 -098 490 -278 X5Y6191 -462 462 -191 -191 462 -462 191 X6Y7098 -278 416 -490 490 -416 278 -098 X7重排各列，並且將所選擇的被變換的輸出信號看成為信號對，上列矩陣可以分解而形成四組，每一組包括四項由方程(1)所規定的形式。
這類表達式變換的硬體實現可以用於上述旋轉運算器電路也可以用於具有足夠存儲器以寄存輸入信號和運算中間結果的通信電路，然而，更為有效的一種實現方法是應用「快速DCT」算法。
圖4所示為「快速DCT」算法的信號流程，圖4中每一個圓圈(如圖圈17)表示一個就地旋轉運算，所謂「就地旋轉運算」是指旋轉運算操作是與通信電路一起執行的，通信電路把二個輸入信號從特定貯存位置送到旋轉運算器，而結果(從旋轉運算器來)送回到相同的貯存位置。必需適當地控制信號送到和送出通信電路100的順序以得到圖4中所規定的最終結果，該最終結果概括於下面的表1內。
表1
y4＝c2c21(-x0-x7+x4+x3)+c5c21(-x2+x1-x5+x6)y1＝c5c21(-x0+x7-x4-x3)+c5c21(-x2+x1-x5+x6)y0＝c31(x0+x7+x4+x3+x2+x1+x5+x6)y2＝c31(-x0-x7-x4-x3+x2+x1x+5x+x6)y5＝c4(c21(x0-x7)+c31(-x2-x1+x5+x6))+c7(c31(x2-x1-x5+x6)+c21(-x4+x3))y6＝c7(c21(-x0+x7)+c31(x2+x1-x5-x6))+c7(c31(x2-x1-x5+x6)+c21(-x4+x3))y7＝c3(c21(-x0+x7)+c31(-x2-x1+x5+x6))+c6(c31(-x2+x1+x5-x6)+c21(-x4+x3))y3＝c6(c21(x0-x7)+c31(x2+x1-x5-x6))+c3(c31(-x2+x1+x5-x6)+c21(-x4+x3))除了把輸入信號和中間結果加到旋轉運算電路的任務以外，畫出二種工作方式的通信電路100在新數據到來時還必需接收新數據。注意到這二個功能，圖5提出一個與我們發明原理一致的通信電路100的原理圖。按圖5，電路100含有一個可尋址存儲器121和一個不可尋址存儲器122，存儲器122基本上是一個串聯存儲器，這也就是說，輸入數據從線123移入存儲器122，而變換後的輸出信號從線124移出存儲器122。這個情況畫在圖5的左半面，冠以標題「正常」。當輸入數據移入存儲器122時，存儲器121就與旋轉運算器300連接，完成旋轉運算結果與旋轉運算器的輸入信號的就地代換。這這是很容易達到的，因為存貯儲121是可尋址的，並且其配置保證除了二個選定的地址以外所有來自其它存貯地址的數據全部反饋回原來地址。在這二個選定地址上，發生上面所提到的代換，如圖5中信號X0，X1，Y0，Y1所示。當完成由旋轉運算器300所執行的變換時，收集在存儲器122中的數據必須放入存儲器121，準備下一次變換。同時，必須移動貯存在存儲器器121中的變換結果。這用存儲器121與存儲器122交換內容來完成，如圖5右部標題「交換」下的圖所示。
表2表示存儲器122的尋址順序和加到旋轉運算器300的係數，表2的地址和係數與圖4的規定相應。
表2地址 係數5，6 0.707 0.7072，1 0.707 0.7070，7 0.707 0.7074，3 0.707 0.7072，5 0.707 0.7071，6 0.707 0.7070，4 0.707 0.7076，3 0.707 0.7070，2 0.707 0.7074，1 0.383 0.9247，3 0.195 0.9815，6 0.556 0.831表2的順序不是唯一可能的順序。圖4表明任何保證一些旋轉運算不超前於另一些旋轉運算的順序都是可以採用的。可能也都注意到圖4的快速DCT也不是唯一可能的「快速DCT」算法，舉例來說，圖6介紹了一種算法，就某些意義上而言，比圖4的算法更加規律。
圖7為完成圖5的功能圖的一個通信電路100的具體實施方案。輸入信號Y0和Y1加到規格化單元110和120，規格化單元110和120的輸出加到地址多路轉換器111和112。多路轉換器111和112響應地址信號addr0和addr1。這些地址信號按確定了的順序(例如按表2)由查表電路200送到通信電路100。多路轉換器111和112使輸入信號Y0和Y1分別出現在多路轉換器111和112的多個輸出端中的一個輸出端，就這個意義上來說，多路轉換器111和112是常規的一對多的選擇器。多路轉換器111和112與常規的多路轉換器還有所不同，除了各輸出引線外還有一條識別出現信號的輸出引線的輔助控制引線。這條引線使從所有不接收信號Y的寄存器送出的信號能夠反饋，正如在有關圖5的討論中所述。多路轉換器111和112的輸出與一個多輸入一多輸出存儲塊130連接，這存儲塊130擁有存儲器121和122，由大量存儲塊131組成。每一個存儲塊131具有二個輸入和二個輸入，一個「就緒」控制信號輸入，一個起動控制信號，以及二個寄存器。多路轉換器的那些輸出逐一與不同的存儲塊131的一個輸入端相連。多路轉換器112的輸出逐一與多路轉換器111的輸出並行連接。每一個存儲塊131的另一個輸入連接到前一個存儲塊131的一個輸出，從而形成輸入和輸出與串聯存儲器電路122的連接。存儲塊131的另一個輸出加到受addr0和addr1控制信號控制的地址多路轉換器113和114。多路轉換器113和114(多對一)的輸出信號是加到旋轉運算器300的信號X0和X1。信號X0和X1或者是輸入信號X，或者是中間結果項，如同信號流程圖圖4所描述的那樣，如上所指出的那樣，信號Y0和Y1為旋轉運算器的計算結果，在完成時，就等於Y0和Y1。
圖8畫出存儲塊131的一個實現方式。它有二個寄存器133和134，一個雙刀雙擲開關132，以及一個單刀雙擲開關135。來自多路轉換器111和112的輸入信號加到開關135的輸入口上，來自多路轉換器111和112的起動信號加到開關135的控制口上。開關135的另一個輸入得自寄存器133的輸出，因而獲得信號反饋的能力。開關135的輸出信號加到開關132的一個輸入上，而塊131的串聯輸入加到開關132的另一個輸入上。開關132受「就緒」控制信號控制。通常，「就緒」控制信號被置位，這樣，串聯輸入由開關132加到寄存器134上，而另一個輸入(來自開關135)則加到寄存器133上。寄存器133的輸出加到多路轉換器113和114上(還加到開關135上)，而寄存器134的輸出信號則加到下一塊131的串聯輸入上。
圖7中的規格化單元110和120是必需的，因為旋轉運算器300的乘法運算結果的位數等於乘數與被乘數的位數的和(加1)。如果這結果不是隨著每次迭代增長，則位數必須減少到被乘數的位數。這能用簡單的舍位來做到，但我們建議用規格化單元對不常出現的大數值進行限幅。這種限幅使我們捨去較少的位，從而減小了舍位誤差。圖9畫出一個實現規格化單元110和120的簡單方法。寄存器115接收旋轉運算器300的結果，寄存器115的經選擇高有效輸出位加到檢測器110，如果檢測器116發現所有都是0或都是1(符號位)，被選擇的寄存器115的一組次最高有效位通過門電路117至圖7的多路轉換器，否則，檢測器116堵住這些輸出位而代之以符號位。
查表電路正交變換是採用迭代方法來構成的，迭代法需要一係數序列和一個緊接一個的地址控制信號「addr」常規的只讀存儲器和計數器可以完成這個功能，但很難提高標準只讀存儲器中地址解碼的速度，而且計數器比所必需的複雜，串行尋址只讀存儲器滿足這種變換的結構的要求，並且具有移位寄存器精心設計的優點。
參照圖10，只讀存儲器包含在組件56內，組件56有一組信號線51，52和53，以及可激勵接點54。信號線按順序51，52，53，52，51，52，……交叉配置，而接點54在被激勵時連接所選定的相鄰線，線51全都接到相當於邏輯電平「1」的第一電源V1上，而線54全都接到相當於邏輯電平「0」的第二電源V0上，線52形成存儲器的輸出，接點54是通常的半導體開關，受激勵信號控制，接點成組配置，每組有一個接點，與每根線52相聯，全部接點都受一個信號控制信號控制，各組的控制信號都從寄存器55獲得，當每一個「就緒」信號加到查表電路200上時，寄存器55寫入一個脈衝，隨著「就緒」脈衝移過寄存器55，就存入存儲器相繼的字。
圖1中還畫有一個加到查表電路上的「反」控制信號，該信號提供進行反變換，反變換可用裝在元件200內的第二個查表電路實現，如圖11所示，所需要的只是應用二個由寄存器55和多路轉換器57控制的組件56，多路轉換器在「反」控制信號的控制下從二個組件56的存儲器中選擇一個。這第二查表電路允許規定一個不同的地址係數序列。
二維變換國際低比特率圖象碼變換標準的一種選擇方案是8×8象點塊的二維DCT。這種變換是可分的，首先對具有8個象點的每一行進行一維8點變換，然後再對每一列進行一維8點變換，這類變換可以用一個與跨接存儲器502和另一個正交變換器處理器501級聯的正交變換處理器501來完完，如圖12所示;也可以用單個正交變換處理器501來完成，但這個處理器存儲器要容納64個樣點，查表電路也要適當處置。
圖13介紹一種實現跨接存儲器502的方法。它由一個存儲寄存器503的二維陣列組成，並且做成可以用水平或垂直光柵掃描方式移位。具體一些說，每一個存貯寄存器503有一個水平輸入和輸出，一個垂直輸入和輸出，以及一個方向控制信號輸入，寄存器503陣列的連接如下一行內的水平輸出與同一行內的水平輸入相連，而一列內的垂直輸出與同一列內的垂直輸入相連，除了處在第一或最後一列或行的元件外都用這種連接法在每一列中最後一行的垂直輸出與下一列中第一行的垂直輸入相連，類似地，每一行中最後的水平輸出與下一行中第一個水平輸入相連，在第一行第一列上的寄存器的二個輸入連在一起，成為跨接存儲器502的輸入。在最後一最後一列的寄存器的二個輸出連在一起成為跨接存儲器502的輸出。
如圖14所示，每一個存儲寄存器503含有一個寄存器504和一個選擇器505。選擇器505響應方向控制信號，選擇水平輸入或垂直輸入，被選擇的輸入加到寄存器504，而寄存器504的輸出則加到水平和方位這二個輸出。
工作時，數據移入，直至充滿矩陣。然後移位方向(方向控制信號)反轉，數據移出，而下一數據塊移入。因此，方向控制信號是一個簡單的方波。這種結構的優點是能以極高的速度工作。
這裡所作的揭示和所描述的各種具體電路當然只是說明我們這個發明的例子，許多結構變化以及廣泛的不同具體實現和應用無疑會使熟悉於該技藝的人們覺得這些都並不脫離本發明的精神和範圍。舉例來說，處理器可以有幾個處理元件，如一個旋轉運算器和一個單獨的加/減運算器的組合，來完成45°旋轉運算，由於具有算法平行的優點，這將會提高該組合的處理速度。也就是說，雖然圖1畫出的通信電路100用作與一個處理元件(旋轉運算器300)通信的輸入/輸出接口和存儲器裝置，簡單地擴展我們這個發明，就能用多個處理元件與這輸入/輸出接口和存儲器相連(或在其它情況下，看作對在旋轉運算器300裡)。
權利要求
1.一個正交變換處理器，其組成為一個旋轉運算器，它響應一個第一旋轉運算器的輸入信號X0，一個第二旋轉運算器的輸入信號X1，一個第一係數信號C0，以及一個第二係數信號C1，形成一個第一旋轉運算器的輸出信號C0X0+C1X1和一個第二旋轉運算器的輸出信號-C1X0+C0X1；一個通信電路，它響應所加的處理器輸入信號，提供所說的旋轉運算器所說的第一和第二旋轉運算器的輸入信號，接收所說的第一和第二旋轉運算器的輸出信號，以及送出所說的正交變換處理器的變換輸出信號；和設備，它向所說的通信電路提供控制信號，以及向所說的旋轉運算器提供所說的第一和第二係數信號。
2.權利要求
1的處理器中所說的設備用來提供控制信號，它也響應一個「逆」控制信號，當所說的「逆」控制信號處於一個第一邏輯電平時，使所說的處理器成為一個預定的正交變換處理器，當所說的「逆」控制信號處於一個第二邏輯電平時，使所說的處理器進行所說的預定正交變換的逆變換。
3.權利要求
1的變換處理器中所說的第一和第二旋轉運算器的輸入信號屬於包括所說的處理器輸入信號以及所說的第一和第二旋轉運算器輸出信號的一組信號。
4.權利要求
1的變換處理器中所說的旋轉運算器有四個乘法器，每一個乘法器包括多個模塊，所說的四個乘法器的相應模塊機械上相互緊鄰。
5.權利要求
1的變換處理器中所說的旋轉運算器完成四個乘法運算，它包括一個相互連接的模塊陣列，每個模塊由四部分組成，一個模塊中的各個部分完成相似的一部份在所說的旋轉運算器內要完成的乘法運算。
6.權利要求
1的變換處理器中所說的旋轉變換器完成四個乘法運算，它包括一個空間鄰接的乘法器一加法器模塊的矩陣，每一模塊由四部分組成，在一個模塊中的各個部分完成相似的一部份在所說的旋轉運算器中要完成的乘法運算。
7.權利要求
1的變換處理器中所說的旋轉運算器完成四個乘法運算，它由一個空間相鄰並互相連接的乘法器和加法器模塊矩陣組成，每一模塊的組成為一個第一乘法運算邏輯元件，它響應X0和C0;一個第一加法器，它響應所加的和數與進位信號以及所說的第一乘法運算邏輯元件，形成一個輸出和數信號和一個輸出進位信號;一個第二乘法運算邏輯元件，它響應X0和C1;一個第二加法器，它響應所加的和數與進位信號以及所說的第二乘法運算邏輯元件，形成一個輸出和數信號和一個輸出進位信號;一個第三乘法運算邏輯元件，它響應X1和C0;一個第三加法器，它響應所加的和數與進位信號以及所說的第三乘法運算邏輯，形成一個輸出和數信號和一個輸出進位信號;一個第四乘法運算邏輯元件，它響應X1和C1;一個第四加法器，它響應所加的和數與進位信號以及所說的第四乘法運算邏輯元件，形成一個輸出和數信號和一個輸出進位信號。
8.權利要求
7的模塊還包括寄存器器件，它響應所說的第一、第二、第三和第四加法器的所說的輸出和數信號和輸出進位信號以及所加的一個時鐘信號，形成所說的模塊的定時和數與進位輸出信號。
9.權利要求
7的模塊中所說的乘法運算邏輯元件是和門。
10.權利要求
1的變換處理器中所說的用來提供控制信號的設備包括一個移位寄存器，它響應所說的原始控制信號，形成所說的原始控制信號的延遲翻版;多組連接點，各組由所說的原始控制信號的各個不同的所說的延遲翻版控制。
11.權利要求
1的處理器中所說的通信電路包括第一和第二存儲段，其中所說的第一存儲段在所說的原始控制信號控制下存儲所說的外加的處理器輸入信號，並且向所說的第二存儲段提供所說的被存儲的處理器輸入信號;所說的第二存儲段響應來自形成控制信號的所說的設備的控制信號，存儲由所說的第一存儲段提供的信號，把信號加到所說的旋轉運算器，存儲所說的旋轉運算器的所說的輸出信號，以及在所說的原始控制信號控制下，把所說的變換輸出信號加到所說的第一存儲段。
12.權利要求
1的變換處理器中所說的旋轉運算器包括四個乘法器，每個乘法器含有多個模塊，所說的四個乘法器的相應模塊物理上非常近似，加法器/減法器網絡響應某些所說的模塊。
專利摘要
一個正交變換處理器包括一個旋轉運算器電路，一個查表電路和一個通信電路。旋轉運算完成旋轉運算器所需的複數乘法運算，必需的係數由查表電路提供，通信電路負責接收輸入信號，把每次迭代所需的信號加給旋轉運算器，以及送出結果輸出信號。旋轉運算器用一個空間相鄰互相連接的乘法器和加法器模塊矩陣來實現，其中每一模塊包括旋轉運算器必需的每個乘法器的一部分。
文檔編號G06F17/14GK87107679SQ87107679
公開日1988年8月31日 申請日期1987年11月9日
發明者阿德裡魯斯·利坦伯格, 扎·亨裡·奧尼爾 申請人:美國電話電報公司導出引文BiBTeX, EndNote, RefMan