BiCMOS工藝中的寄生PIN二極體及製造方法

2023-06-25 09:49:36 1

專利名稱：BiCMOS工藝中的寄生PIN二極體及製造方法
技術領域：
本發明涉及半導體集成電路製造領域，特別是涉及一種BiCMOS工藝中的寄生PIN 二極體；本發明還涉及一種BiCMOS工藝中的寄生PIN 二極體的製造方法。
背景技術：
現有BiCMOS工藝中的雙極型電晶體(Bipolar Transistor)採用高摻雜的集電區埋層，以降低集電區電阻，採用高濃度高能量N型注入，連接集電區埋層，形成集電極引出端(collector pick-up)。集電區埋層上外延中低摻雜的集電區，在位P型摻雜的外延形成基區，然後N型重摻雜多晶矽構成發射極，最終完成Bipolar Transistor的製作。現有 BiCMOS工藝製造寄生PIN 二極體要佔用較大的器件面積，並且製造成本也大大增加。為了增加現有寄生PIN 二極體的正嚮導通電流、並改善器件的插入損耗，現有技術採用的改進方法有一調整器件的雜質分布；二通過增加器件的面積。其中通過調整器件雜質分布來增加器件正嚮導通電流的方法是非常有限的。而增加器件面積的話，對於整個電路來講，無疑是非常不利的，從半導體製造成本來講，增加器件面積也意味著成本的增加。

發明內容
本發明所要解決的技術問題是提供一種BiCMOS工藝中的寄生PIN 二極體，無需額外的工藝條件就能實現為電路提供多一種器件選擇，並且能得到較低的插入損耗和較高的隔離度，能在不增加器件面積的情況下，增加器件的正嚮導通電流並改善器件的插入損耗； 為此，本發明還提供一種BiCMOS工藝中的寄生PIN 二極體的製造方法。為解決上述技術問題，本發明提供的BiCMOS工藝中的寄生PIN 二極體，形成於一 P型矽襯底上，有源區通過淺溝槽隔離氧化層進行隔離，所述寄生PIN 二極體包括一 N型區、一 I型區和一 P型區。所述I型區由形成於多個相鄰有源區中並互相連接的多個N型集電極注入區組成，各所述N型集電極注入區的深度大於所述淺溝槽隔離氧化層的深度、各所述N型集電極注入區的底部都延伸進入各所述N型集電極注入區旁側的所述淺溝槽隔離氧化層底部並實現全部所述N型集電極注入區的連接。所述I型區的集電極注入區的注入雜質為磷或砷、 注入劑量為lel2cnT2 lel5cnT2、注入能量為IOOKeV 2000KeV。形成所述I型區的所述多個相鄰有源區的數量為2個以上，所述多個相鄰有源區的排列結構為橫向排列、或縱向排列。所述N型區由形成於所述I型區旁側的所述淺溝槽隔離氧化層底部的N型贗埋層組成，所述N型贗埋層為N型離子注入區並和所述I型區形成接觸，在所述N型贗埋層頂部的所述淺溝槽隔離氧化層中形成有深孔接觸，所述深孔接觸用於引出所述N型區。所述N 型贗埋層的N型離子注入的注入劑量為IeHcm 2 lel6Cm_2、注入能量小於30KeV、注入雜質為磷或砷或銻。所述P型區由多個基區外延層和多個P型贗埋層組成；各所述基區外延層形成於所述I型區所覆蓋的各所述相鄰有源區的頂部表面並摻有P型雜質；各所述P型贗埋層為 P型離子注入區，各所述P型贗埋層形成於所述I型區所覆蓋的各所述相鄰有源區間的所述淺溝槽隔離氧化層的底部和側壁的所述N型集電極注入區中，各所述P型贗埋層通過其側壁部分和其相鄰的各所述基區外延層形成連接；在各所述P型掩埋層頂部的所述淺溝槽隔離氧化層中形成有深孔接觸、以及在各所述基區外延層的頂部形成有金屬接觸，各所述深孔接觸和各所述金屬接觸用於引出所述P型區。所述P型區的各所述基區外延層為P型摻雜的矽外延、或鍺矽外延、或鍺矽碳外延，各所述基區外延層的P型摻雜是通過在位P型摻雜和外基區離子注入形成，所述外基區離子注入的注入雜質為硼或氟化硼、注入劑量為 IelW lel5cm_2、注入能量為IeV 30KeV。所述P型區的各所述P型贗埋層的P型離子注入的注入劑量為IeHcnT2 lel6Cm_2、注入能量小於30KeV、注入雜質為硼或氟化硼， 各所述P型贗埋層的P型離子注入的注入角度要保證能形成各所述P型贗埋層的側壁部分並能使各所述P型贗埋層的側壁部分的濃度為lel9CnT3以上。為解決上述技術問題，本發明提供的BiCMOS工藝中的寄生PIN 二極體的製造方法包括如下步驟步驟一、利用淺溝槽刻蝕工藝在一 P型矽襯底上形成淺溝槽，並由所述淺溝槽隔離出有源區；在所述淺溝槽的側壁上形成側牆。步驟二、在I型區的旁側的所述淺溝槽的底部進行N型離子注入形成N型贗埋層， 由所述N型贗埋層組成N型區。所述N型贗埋層的N型離子注入的注入劑量為IeHcm2 lel6CnT2、注入能量小於30KeV、注入雜質為磷或砷或銻。步驟三、去除所述淺溝槽的側壁上的側牆，並在所述I型區的各所述相鄰有源區間的所述淺溝槽的底部和側壁進行P型離子注入，形成多個P型贗埋層。所述P型區的各所述P型贗埋層的P型離子注入的注入劑量為IeHcm 2 lel6Cm_2、注入能量小於30KeV、 注入雜質為硼或氟化硼，各所述P型贗埋層的P型離子注入的注入角度要保證能形成各所述P型贗埋層的側壁部分並能使各所述P型贗埋層的側壁部分的濃度為lel9CnT3以上。步驟四、在所述淺溝槽中填入氧化矽形成淺溝槽隔離氧化層。步驟五、在形成所述I型區的多個相鄰有源區中進行N型集電極注入形成多個N 型集電極注入區，所述多個N型集電極注入區組成所述I型區；各所述N型集電極注入區的深度大於所述淺溝槽隔離氧化層的深度、各所述N型集電極注入區的底部都延伸進入各所述N型集電極注入區旁側的所述淺溝槽隔離氧化層底部並實現全部所述N型集電極注入區的連接；各所述N型集電極注入區完全包覆所述N型贗埋層、各所述P型贗埋層並和所述N 型贗埋層、各所述P型贗埋層相接觸。所述I型區的集電極注入區的注入雜質為磷或砷、注入劑量為lel2cnT2 lel5cnT2、注入能量為IOOKeV 2000KeV。形成所述I型區的所述多個相鄰有源區的數量為2個以上，所述多個相鄰有源區的排列結構為橫向排列、或縱向排列。步驟六、對所述矽襯底進行熱退火，實現所述N型區、各所述P型贗埋層、所述I型區的退火推進。步驟七、在所述矽襯底表面上形成一本徵基區外延層，並在所述I型區內的各所述有源區上定義離子注入窗口、通過所述離子注入窗口對形成於所述I型區內的各所述有源區表面上的所述本徵基區外延層進行P型的外基區離子注入形成多個基區外延層；各所述基區外延層和其相鄰各所述P型贗埋層的側壁部分相接觸；所述多個基區外延層和所述多個P型贗埋層形成所述P型區。所述P型區的各所述基區外延層為P型摻雜的矽外延、或鍺矽外延、或鍺矽碳外延，各所述基區外延層的P型摻雜是通過在位P型摻雜和外基區離子注入形成，所述外基區離子注入的注入雜質為硼或氟化硼、注入劑量為IeHcm2 lel5cnT2、注入能量為 2KeV 30KeV。步驟八、在所述N型贗埋層頂部的所述淺溝槽隔離氧化層中形成深孔接觸引出所述N型區；在各所述P型掩埋層頂部的所述淺溝槽隔離氧化層中形成深孔接觸、以及在各所述基區外延層的頂部形成金屬接觸引出所述P型區。本發明方法涉及BiCMOS工藝中的淺溝槽隔離即所述淺溝槽隔離氧化層底部的重摻雜贗埋層、集電區注入、本徵基區外延生長和外基區注入，無需額外的工藝條件就能實現為電路提供多一種器件選擇，並且能得到較低的插入損耗和較高的隔離度。本發明器件通過在淺溝槽隔離底部與側面進行P型高劑量、低能量的注入形成P型贗埋層、並與有源區表面形成的P型重摻雜的基區外延層相連，用P型贗埋層和基區外延層一起組成器件的重摻雜的P型區，相對於只利用基區外延層做P型區的器件，本發明器件能大大增加P型區的表面積，從而增加器件的正嚮導通電流，改善器件的插入損耗。


下面結合附圖和具體實施方式
對本發明作進一步詳細的說明圖1是本發明實施例BiCMOS工藝中的寄生PIN 二極體的器件截面圖；圖2-圖6是本發明實施例BiCMOS工藝中的寄生PIN 二極體的製造方法的各步驟中的器件截面圖；圖7是本發明實施例BiCMOS工藝中的寄生PIN 二極體的I型區俯視結構圖。
具體實施例方式如圖1所示，是本發明實施例BiCMOS工藝中的寄生PIN 二極體的器件截面圖。本發明實施例BiCMOS工藝中的寄生PIN 二極體，形成於一 P型矽襯底上，有源區通過淺溝槽隔離氧化層進行隔離，所述寄生PIN 二極體包括一 N型區、一 I型區和一 P型區。所述I型區由形成於多個相鄰有源區中並互相連接的多個N型集電極注入區組成，各所述N型集電極注入區的深度大於所述淺溝槽隔離氧化層的深度、各所述N型集電極注入區的底部都延伸進入各所述N型集電極注入區旁側的所述淺溝槽隔離氧化層底部並實現全部所述N型集電極注入區的連接。所述I型區的集電極注入區的注入雜質為磷或砷、 注入劑量為lel2cnT2 lel5cnT2、注入能量為IOOKeV 2000KeV。如圖7所示，本發明實施例形成所述I型區的所述多個相鄰有源區的數量為2個以上，所述多個相鄰有源區的排列結構為橫向排列和縱向排列的二維結構，所述多個相鄰有源區間有4個所述淺溝槽隔離氧化層即圖7所示的淺溝槽隔離。所述N型區由形成於所述I型區旁側的所述淺溝槽隔離氧化層底部的N型贗埋層組成，所述N型贗埋層為N型離子注入區並和所述I型區形成接觸，在所述N型贗埋層頂部的所述淺溝槽隔離氧化層中形成有深孔接觸，所述深孔接觸用於引出所述N型區。所述N 型贗埋層的N型離子注入的注入劑量為IeHcm 2 lel6Cm_2、注入能量小於30KeV、注入雜質為磷或砷或銻。
所述P型區由多個基區外延層即圖1所示的外基區注入所標記的部分和多個P型贗埋層組成。各所述基區外延層形成於所述I型區所覆蓋的各所述相鄰有源區的頂部表面並摻有P型雜質。各所述P型贗埋層為P型離子注入區，各所述P型贗埋層形成於所述 I型區所覆蓋的各所述相鄰有源區間的所述淺溝槽隔離氧化層的底部和側壁的所述N型集電極注入區中，各所述P型贗埋層通過其側壁部分和其相鄰的各所述基區外延層形成連接。在各所述P型掩埋層頂部的所述淺溝槽隔離氧化層中形成有深孔接觸、以及在各所述基區外延層的頂部形成有金屬接觸，各所述深孔接觸和各所述金屬接觸用於引出所述P型區。所述P型區的各所述基區外延層為P型摻雜的矽外延、或鍺矽外延、或鍺矽碳外延，各所述基區外延層的P型摻雜是通過在位P型摻雜和外基區離子注入形成，所述外基區離子注入的注入雜質為硼或氟化硼、注入劑量為IeHcm 2 lel5cnT2、注入能量為IeV 30KeV。 所述P型區的各所述P型贗埋層的P型離子注入的注入劑量為IeHcm 2 le16cm_2、注入能量小於30KeV、注入雜質為硼或氟化硼，各所述P型贗埋層的P型離子注入的注入角度要保證能形成各所述P型贗埋層的側壁部分並能使各所述P型贗埋層的側壁部分的濃度為 lel9cm_3 以上。如圖2至圖6所示，是本發明實施例BiCMOS工藝中的寄生PIN 二極體的製造方法的各步驟中的器件截面圖。本發明實施例BiCMOS工藝中的寄生PIN 二極體的製造方法包括如下步驟步驟一、如圖2所示，利用淺溝槽刻蝕工藝在一 P型矽襯底上形成淺溝槽，並由所述淺溝槽隔離出有源區；在所述淺溝槽的側壁上形成側牆。步驟二、如圖2所示，在I型區的旁側的所述淺溝槽的底部進行N型離子注入形成 N型贗埋層，由所述N型贗埋層組成N型區。所述N型贗埋層的N型離子注入的注入劑量為IeHcm 2 lel6Cm_2、注入能量小於30KeV、注入雜質為磷或砷或銻。所述側牆能防止注入雜質進入到淺溝槽隔離側面。所述N型贗埋層能有效地實現重摻雜的所述N型區低阻連接。步驟三、如圖3所示，去除所述淺溝槽的側壁上的側牆，並在所述I型區的各所述相鄰有源區間的所述淺溝槽的底部和側壁進行P型離子注入，形成多個P型贗埋層。所述 P型區的各所述P型贗埋層的P型離子注入的注入劑量為IeHcm2 IeiecnT2、注入能量小於30KeV、注入雜質為硼或氟化硼，各所述P型贗埋層的P型離子注入為帶角度的注入且注入角度要保證能形成各所述P型贗埋層的側壁部分並能使各所述P型贗埋層的側壁部分的濃度為lel9CnT3以上。各所述P型贗埋層的P型離子注入時在所述I型區的有源區上用氮化矽阻擋，以防止P型雜質注入到各所述有源區區域。步驟四、如圖4所示，在所述淺溝槽中填入氧化矽形成淺溝槽隔離氧化層。步驟五、如圖4所示，在形成所述I型區的多個相鄰有源區中進行N型集電極注入形成多個N型集電極注入區，所述多個N型集電極注入區組成所述I型區；各所述N型集電極注入區的深度大於所述淺溝槽隔離氧化層的深度、各所述N型集電極注入區的底部都延伸進入各所述N型集電極注入區旁側的所述淺溝槽隔離氧化層底部並實現全部所述N型集電極注入區的連接；各所述N型集電極注入區完全包覆所述N型贗埋層、各所述P型贗埋層並和所述N型贗埋層、各所述P型贗埋層相接觸。所述I型區的集電極注入區的注入雜質為磷或砷、注入劑量為lel2cnT2 lel5cm_2、注入能量為IOOKeV 2000KeV。如圖7所示，
7本發明實施例形成所述I型區的所述多個相鄰有源區的數量為2個以上，所述多個相鄰有源區的排列結構為橫向排列和縱向排列的二維結構，所述多個相鄰有源區間有4個所述淺溝槽隔離氧化層即圖7所示的淺溝槽隔離。步驟六、如圖4所示，對所述矽襯底進行熱退火，實現所述N型區、各所述P型贗埋層、所述I型區的退火推進。步驟七、如圖5所示，在所述矽襯底表面上形成一本徵基區外延層。如圖6所示，在所述I型區內的各所述有源區上定義離子注入窗口、通過所述離子注入窗口對形成於所述 I型區內的各所述有源區表面上的所述本徵基區外延層進行P型的外基區離子注入形成多個基區外延層；各所述基區外延層和其相鄰各所述P型贗埋層的側壁部分即形成於各所述淺溝槽隔離氧化層側壁的部分相接觸；所述多個基區外延層和所述多個P型贗埋層形成所述P型區。所述P型區的各所述基區外延層為P型摻雜的矽外延、或鍺矽外延、或鍺矽碳外延，各所述基區外延層的P型摻雜是通過在位P型摻雜和外基區離子注入形成，所述外基區離子注入的注入雜質為硼或氟化硼、注入劑量為IeHcm2 lel5Cm_2、注入能量為IeV 30KeVo步驟八、在所述N型贗埋層頂部的所述淺溝槽隔離氧化層中形成深孔接觸引出所述N型區；在各所述P型掩埋層頂部的所述淺溝槽隔離氧化層中形成深孔接觸、以及在各所述基區外延層的頂部形成金屬接觸引出所述P型區。最後形成金屬連線實現器件的互連。如圖7所示，本發明實施例BiCMOS工藝中的寄生PIN二極體的I型區俯視結構圖。 本發明實施例的寄生PIN 二極體I型區的邊長為5 μ mX 5 μ m，各有源區間均勻地刻蝕了四個淺溝槽隔離，所述淺溝槽隔離的深度為4000埃。相對現有寄生PIN 二極體，如果I型區邊長都相同時，本發明實施例的寄生PIN 二極體能夠增加重摻雜的P型區的面積。現有寄生PIN 二極體的P型區是直接形成於和I型區相同的一個有源區上，所述有源區的面積即為現有寄生PIN二極體的P型區的面積即為5μπιΧ5μπι= 25μπι2。而本發明實施例的寄生PIN 二極體的P型區形成於所述I型區的多個有源區上以及多個淺溝槽隔離的底部和側壁上，本發明實施例的寄生PIN 二極體的P型區的面積為5μπιΧ5μπι+4Χ4Χ1μπιΧ0.4μπι =31.4μπι2。這樣本發明實施例的寄生PIN 二極體的P型區的面積相對於現有寄生PIN 二極體的P型區的面積增加了 25%，這樣使得本發明實施例器件的正嚮導通電流大幅度地增加、器件的插入損耗也得到大大地改善。如果增加同一I型區內的淺溝槽隔離區密度，則器件的P型區增加的表面積更大，器件的正嚮導通電流也就越大。以上通過具體實施例對本發明進行了詳細的說明，但這些並非構成對本發明的限制。在不脫離本發明原理的情況下，本領域的技術人員還可做出許多變形和改進，這些也應視為本發明的保護範圍。
權利要求
1.一種BiCMOS工藝中的寄生PIN 二極體，其特徵在於所述寄生PIN 二極體形成於一 P型矽襯底上，有源區通過淺溝槽隔離氧化層進行隔離，所述寄生PIN 二極體包括一 N型區、一 I型區和一 P型區；所述I型區由形成於多個相鄰有源區中並互相連接的多個N型集電極注入區組成，各所述N型集電極注入區的深度大於所述淺溝槽隔離氧化層的深度、各所述N型集電極注入區的底部都延伸進入各所述N型集電極注入區旁側的所述淺溝槽隔離氧化層底部並實現全部所述N型集電極注入區的連接；所述N型區由形成於所述I型區旁側的所述淺溝槽隔離氧化層底部的N型贗埋層組成，所述N型贗埋層為N型離子注入區並和所述I型區形成接觸，在所述N型贗埋層頂部的所述淺溝槽隔離氧化層中形成有深孔接觸，所述深孔接觸用於引出所述N型區；所述P型區由多個基區外延層和多個P型贗埋層組成；各所述基區外延層形成於所述 I型區所覆蓋的各所述相鄰有源區的頂部表面並摻有P型雜質；各所述P型贗埋層為P型離子注入區，各所述P型贗埋層形成於所述I型區所覆蓋的各所述相鄰有源區間的所述淺溝槽隔離氧化層的底部和側壁的所述N型集電極注入區中，各所述P型贗埋層通過其側壁部分和其相鄰的各所述基區外延層形成連接；在各所述P型掩埋層頂部的所述淺溝槽隔離氧化層中形成有深孔接觸、以及在各所述基區外延層的頂部形成有金屬接觸，各所述深孔接觸和各所述金屬接觸用於引出所述P型區。
2.如權利要求1所述的BiCMOS工藝中的寄生PIN二極體，其特徵在於所述I型區的集電極注入區的注入雜質為磷或砷、注入劑量為lel2CnT2 lel5CnT2、注入能量為 IOOKeV 2000KeV。
3.如權利要求1所述的BiCMOS工藝中的寄生PIN二極體，其特徵在於所述N型贗埋層的N型離子注入的注入劑量為IeHcm 2 lel6Cm_2、注入能量小於30KeV、注入雜質為磷或砷或銻。
4.如權利要求1所述的BiCMOS工藝中的寄生PIN二極體，其特徵在於所述P型區的各所述基區外延層為P型摻雜的矽外延、或鍺矽外延、或鍺矽碳外延，各所述基區外延層的 P型摻雜是通過在位P型摻雜和外基區離子注入形成，所述外基區離子注入的注入雜質為硼或氟化硼、注入劑量為IeHcm 2 lel5cnT2、注入能量為IeV 30KeV。
5.如權利要求1所述的BiCMOS工藝中的寄生PIN二極體，其特徵在於所述P型區的各所述P型贗埋層的P型離子注入的注入劑量為IeHcm2 lel6Cm_2、注入能量小於30KeV、 注入雜質為硼或氟化硼，各所述P型贗埋層的P型離子注入的注入角度要保證能形成各所述P型贗埋層的側壁部分並能使各所述P型贗埋層的側壁部分的濃度為lel9CnT3以上。
6.如權利要求1所述的BiCMOS工藝中的寄生PIN二極體，其特徵在於形成所述I型區的所述多個相鄰有源區的數量為2個或以上，所述多個相鄰有源區的排列結構為橫向排列、或縱向排列。
7.如權利要求1所述的BiCMOS工藝中的寄生PIN二極體的製造方法，其特徵在於，包括如下步驟步驟一、利用淺溝槽刻蝕工藝在一 P型矽襯底上形成淺溝槽，並由所述淺溝槽隔離出有源區；在所述淺溝槽的側壁上形成側牆；步驟二、在I型區的旁側的所述淺溝槽的底部進行N型離子注入形成N型贗埋層，由所述N型贗埋層組成N型區；步驟三、去除所述淺溝槽的側壁上的側牆，並在所述I型區的各所述相鄰有源區間的所述淺溝槽的底部和側壁進行P型離子注入，形成多個P型贗埋層；步驟四、在所述淺溝槽中填入氧化矽形成淺溝槽隔離氧化層；步驟五、在形成所述I型區的多個相鄰有源區中進行N型集電極注入形成多個N型集電極注入區，所述多個N型集電極注入區組成所述I型區；各所述N型集電極注入區的深度大於所述淺溝槽隔離氧化層的深度、各所述N型集電極注入區的底部都延伸進入各所述 N型集電極注入區旁側的所述淺溝槽隔離氧化層底部並實現全部所述N型集電極注入區的連接；各所述N型集電極注入區完全包覆所述N型贗埋層、各所述P型贗埋層並和所述N型贗埋層、各所述P型贗埋層相接觸；步驟六、對所述矽襯底進行熱退火，實現所述N型區、各所述P型贗埋層、所述I型區的退火推進；步驟七、在所述矽襯底表面上形成一本徵基區外延層，並在所述I型區內的各所述有源區上定義離子注入窗口、通過所述離子注入窗口對形成於所述I型區內的各所述有源區表面上的所述本徵基區外延層進行P型的外基區離子注入形成多個基區外延層；各所述基區外延層和其相鄰各所述P型贗埋層的側壁部分相接觸；所述多個基區外延層和所述多個 P型贗埋層形成所述P型區；步驟八、在所述N型贗埋層頂部的所述淺溝槽隔離氧化層中形成深孔接觸引出所述N 型區；在各所述P型掩埋層頂部的所述淺溝槽隔離氧化層中形成深孔接觸、以及在各所述基區外延層的頂部形成金屬接觸引出所述P型區。
8.如權利要求7所述的方法，其特徵在於步驟五中所述I型區的集電極注入區的注入雜質為磷或砷、注入劑量為lel2cnT2 lel5cnT2、注入能量為IOOKeV 2000KeV。
9.如權利要求7所述的方法，其特徵在於步驟二中所述N型贗埋層的N型離子注入的注入劑量為IeHcm 2 lel6cnT2、注入能量小於30KeV、注入雜質為磷或砷或銻。
10.如權利要求7所述的方法，其特徵在於步驟七中所述P型區的各所述基區外延層為P型摻雜的矽外延、或鍺矽外延、或鍺矽碳外延，各所述基區外延層的P型摻雜是通過在位P型摻雜和外基區離子注入形成，所述外基區離子注入的注入雜質為硼或氟化硼、注入劑量為IeHcnT2 lel5cnT2、注入能量為2KeV 30KeV。
11.如權利要求7所述的方法，其特徵在於步驟三中所述P型區的各所述P型贗埋層的P型離子注入的注入劑量為IeHcm 2 lel6Cm_2、注入能量小於30KeV、注入雜質為硼或氟化硼，各所述P型贗埋層的P型離子注入的注入角度要保證能形成各所述P型贗埋層的側壁部分並能使各所述P型贗埋層的側壁部分的濃度為lel9CnT3以上。
12.如權利要求7所述的方法，其特徵在於形成所述I型區的所述多個相鄰有源區的數量為2個以上，所述多個相鄰有源區的排列結構為橫向排列、或縱向排列。
全文摘要
本發明公開了一種BiCMOS工藝中的寄生PIN二極體，包括一N型區、一I型區和一P型區。I型區由形成於多個相鄰有源區中的多個N型集電極注入區組成。N型區由形成於I型區旁側的淺溝槽隔離氧化層底部的N型贗埋層組成。P型區由多個基區外延層和多個P型贗埋層組成；基區外延層形成於I型區內的各有源區的頂部表面；各P型贗埋層形成於I型區內淺溝槽隔離氧化層的底部和側壁。本發明還公開了一種BiCMOS工藝中的寄生PIN二極體的製造方法。本發明無需額外的工藝條件就能實現為電路提供多一種器件選擇，並且能得到較低的插入損耗和較高的隔離度，能在不增加器件面積的情況下，增加器件的正嚮導通電流並改善器件的插入損耗。
文檔編號H01L29/868GK102376776SQ201010265370
公開日2012年3月14日 申請日期2010年8月26日 優先權日2010年8月26日
發明者劉冬華, 胡君, 錢文生 申請人:上海華虹Nec電子有限公司