一種齊納二極體及其製造方法

2023-06-14 20:34:01

專利名稱：一種齊納二極體及其製造方法
技術領域：
本發明涉及一種齊納二極體及其製造方法，尤其是涉及一種應用於半導體 CMOS(互補金屬氧化物半導體)集成電路中的齊納二極體及其製造方法。
背景技術：
不含雜質的矽，稱之為本徵矽。在本徵矽中人為地摻入特定的雜質，即可形成顯現導電特性的N型矽或P型矽。向本徵矽中摻入V族元素(比如磷、砷、銻)後則形成N型矽， 向本徵矽中摻入III族元素(比如硼)後則形成P型矽。通過合金法或平面擴散法將P型矽和N型矽壓合在一起，則在兩者交接面附近會形成一個極薄的特殊區域，稱為PN結。將PN結在P區和N區各引出一條分別稱作正極和負極的金屬引線，則形成一個二極體。將二極體的正、負極分別外接電壓，當正極的電壓比負極高，稱之為二極體正偏， 反之稱之為二極體反偏。正偏的二極體會產生隨正向電壓增大而增大的正向電流，反偏的二極體只能產生一個非常小的反向飽和電流。只有當二極體的反偏電壓(負極與正極的外接電壓之差)增大到一定值時，其反向電流才會急劇增大，這種現象稱為二極體的反向擊穿，反向擊穿發生時的電壓稱為反向擊穿電壓。二極體的反向擊穿電壓十分穩定，在擊穿區的工作點上交流電阻很小。利用這一特性，可採用專門工作在反向擊穿狀態的二極體用來製作集成電路的基準源，以及用來穩定集成電路中某單元模塊的電壓，這種應用領域的二極體稱之為齊納二極體。齊納二極體在CMOS集成電路尤其是CMOS模擬電路中扮演著重要的角色。齊納二極體最關鍵的器件參數是「穩定電壓」，也就是齊納二極體在某規定測試電流下的反向擊穿電壓。穩定電壓的「離散性」是指齊納二極體的穩定電壓的均勻性和穩定性。離散性越小，表示齊納二極體的性能越高。輸出噪聲電壓是指齊納二極體在達到反向擊穿工作點之前所表現出來的行為。如果齊納二極體的在達到擊穿之前就存在漏電現象， 會導致輸出噪聲電壓大。齊納二極體的反向漏電現象還會導致整個電路靜態電流增大甚至癱瘓。齊納二極體的核心部分是一個由P-區和N+區組成，或由P+區和N-區組成的PN 結。在CMOS集成電路中，這種PN結一般製作在N阱或P阱中，這些N阱和P阱是CMOS集成電路本身最基本的結構。在CMOS集成電路中，傳統齊納二極體的剖面結構如圖1所示。在N阱表面製作縱向結深和橫向面積都比較大的P-區，以及在N阱表面製作縱向結深和橫向面積都比較小的 N+區，P-區將N+區從橫向和底部方向包圍，P-區和N+區的金屬電極(分別為正極和負極)都由頂部方向(即矽表面)引出。由於P-區的摻雜濃度比較淡，如果金屬電極直接從 P-表面引出則會產生很大的接觸電阻，為了減小P-區表面與金屬電極的接觸電阻，在P-區表面預備引出電極的位置製作P+區，P+區由於摻雜濃度比較大所以與金屬電極的接觸電阻很小。
這種結構的齊納二極體，交接面也即由P-和N+組成的PN結從N+底部一直延伸到矽表面，在反向擊穿工作時電流由整個PN結通過，即從N+底部延伸到矽表面都會有電流通過，流經矽表面的電流很容易受表面矽的摻雜狀態影響，而在實踐工藝中矽表面的摻雜狀態是難以控制的，所以此結構的齊納二極體穩定電壓的離散性比較大。矽表面的雜質、機械應力和晶格缺陷等會產生漏電通道，因此導致輸出噪聲電壓大等問題；離散性和漏電特性的存在，也使得必須有更高穩定性控制要求的工藝來製作這樣的齊納二極體，即對工藝製程的依賴性更大。另一方面，這種傳統結構的齊納二極體不適合應用於大電流、低穩定電壓的領域，因為大電流的齊納二極體要求設計更大面積的N+區，這意味著矽表面的PN結面積更大，漏電特性更顯著，而低穩定電壓的齊納二極體要求增大P-區的摻雜濃度以降低反向擊穿電壓，這也會導致矽表面的PN結更容易漏電。在CMOS集成電路的工藝流程中，齊納二極體的製作過程一般包括以下步驟(1)經過光刻、離子注入、擴散等工藝步驟製作N阱和P阱，如圖2所示；(2)經過光刻、離子注入等工藝步驟製作P-區，如圖3所示；(3)經過光刻、離子注入等工藝步驟製作N+區，N+區製作在P-區之中(即N+區完全重疊在P-區之中)，如圖4所示；在兩者重疊的區域，由於N+摻雜濃度(V族元素摻雜) 比P-摻雜濃度(III族元素摻雜)要大很多，所以最終體現為N型；(4)經過光刻、離子注入等工藝步驟製作P+區，如圖5所示；(5)經過退火工藝將摻入的雜質激活，再經過金屬鍍膜、光刻、刻蝕、合金等工藝步驟製作金屬電極，即形成齊納二極體，其結構如圖1所示。

發明內容
本發明所要解決的技術問題是提供一種穩定電壓的離散性小和輸出噪聲電壓小的齊納二極體以及該齊納二極體的製造方法。為解決上述技術問題，本發明採用的技術方案如下一種齊納二極體，包括半導體襯底，在半導體襯底表面設置上下交疊的兩個摻雜區，上面摻雜區的橫向面積大於下面摻雜區的橫向面積，且上面摻雜區的雜質濃度高於下面摻雜區的雜質濃度，在兩個摻雜區的結合部位形成PN結。一種齊納二極體的製造方法，包括以下步驟(1)在半導體襯底上製作N阱和P阱；(2)在P阱表面製作P-區；(3)在P阱表面製作N+區，所述N+區與P-區上半部分重疊，且N+區縱向結深比 P-區小而橫向面積比P-區大，在N+區與P-區的交接面上形成PN結。一種齊納二極體的製造方法，包括以下步驟(a)在半導體襯底上製作N阱和P阱；(b)在N阱表面製作N-區；(c)在N阱表面製作P+區，所述P+區與N-區上半部分重疊，且P+區縱向結深比 N-區小而橫向面積比N-區大，在P+區與N-區的交接面上形成PN結。本發明所述齊納二極體，兩個摻雜區只是在矽體內發生交接，PN結完全位於半導體襯底體內，與襯底表面形成的PN結並聯；由於體內P-(或N-)摻雜區的雜質濃度比襯底表面阱的摻雜濃度要大很多，因此在反向擊穿工作時電流幾乎全部由襯底體內的PN結通過，而受襯底表面PN結的影響很小，所以輸出噪聲電壓小，穩定電壓的離散性小，穩定性高；其擊穿電壓只與位於襯底體內的PN結兩側的摻雜濃度有關，因此在製造工藝上更容易實現均勻、穩定的生產。


圖1是CMOS集成電路中傳統齊納二極體的縱向剖面結構圖；圖2是傳統齊納二極體N阱和P阱製作後的縱向剖面結構圖；圖3是傳統齊納二極體P-區製作後的縱向剖面結構圖；圖4是傳統齊納二極體N+區製作後的縱向剖面結構圖；圖5是傳統齊納二極體P+區製作後的縱向剖面結構圖；圖6a是實施例1中所述齊納二極體的縱向剖面結構圖，圖6b是橫向剖面圖；圖7a是實施例2中所述齊納二極體的縱向剖面結構圖，圖7b是橫向剖面圖；圖8是實施例3中製作齊納二極體的方法流程圖；圖9是實施例3中製作N阱和P阱後的縱向剖面結構圖；圖10是實施例3中製作P-區後的縱向剖面結構圖；圖11是實施例3中製作N+區後的縱向剖面結構圖；圖12是實施例3中製作P+區後的縱向剖面結構圖。
具體實施例方式下面結合具體實施方式
和附圖對本發明進行詳細描述。本發明提供了一種齊納二極體，包括半導體襯底，在半導體襯底表面設置上下交疊的兩個摻雜區，上面摻雜區的橫向面積大於下面摻雜區的橫向面積，且上面摻雜區的雜質濃度高於下面摻雜區的雜質濃度，在兩個摻雜區的結合部位形成PN結。下面摻雜區的深度可以在0.5 0.7微米之間，橫向面積可以根據實際需要確定， 例如4微米X4微米、7微米X7微米等。上面摻雜區的深度可以在0. 2 0. 3微米之間， 橫向面的邊長可以比下面摻雜區橫向面的邊長大3 5微米，例如，下面摻雜區的橫向面積為4微米X4微米，上面摻雜區的橫向面積可以為8微米X8微米。實施例1本實施例以在CMOS集成電路中的應用為例。圖6a是本實施例提供的齊納二極體結構的縱向剖面結構圖，圖6b是橫向剖面圖。該齊納二極體包括N阱和P阱，在P阱表面設有N+區、P-區和環形P+區。其中，N+區與P-區上半部分重疊，且N+區縱向結深比P-區小而橫向面積比P-區大，在N+區與P-區的交接部位形成PN結。環形P+區將N+區包圍， P+區內邊界與N+區外邊界之間的距離不小於2微米，優選在2微米 4微米之間，本實施例中為2微米。「 + 」表示摻雜區的相對摻雜濃度比較大，「_」表示摻雜區的相對摻雜濃度比較小。 「N+和P-」表示N區摻雜濃度大於P區摻雜濃度。N+、P+和P-通過離子注入工藝摻雜而成，離子注入工藝的劑量和能量/原子量分別決定各區域的摻雜濃度和深度。本實施例中，N+、P+和P-的離子注入劑量分別為2X IO15 6X IO15原子/平方釐米、1 X IO15 4X IO15原子/平方釐米和2X IOw 4X IO14 原子/平方釐米；N+、P+和P-的離子注入能量分別為60 100千電子伏、50 80千電子伏和40 60千電子伏；注入雜質分別為砷離子、二氟化硼離子和硼離子。由於硼離子比砷離子輕得多，在同等注入能量下硼離子注入深度比砷離子大得多，因此P-區的深度比N+區大很多。本實施例中，P-區的深度為0. 5微米，橫向面積為4微米X 4微米；N+區的深度為 0. 2微米，橫向面積為7微米X 7微米。本實施例中齊納二極體的負極從N+區上表面引出，正極從環形P+區上表面引出。 由於P阱的摻雜濃度很淡，如果金屬電極直接從P阱表面引出則會產生很大的接觸電阻，為了減小P阱表面與金屬電極的接觸電阻，在P阱表面預備引出電極的位置製作上述環形P+ 區，P+區由於摻雜濃度比較大所以與金屬電極的接觸電阻很小。為使齊納二極體具有更好的功能，本實施例中，N+區的中心與P-區的中心在同一條豎直線上，以圖6a為例，在縱向剖面圖中，N+區和P-區沿著同一條豎直線左右對稱。N+ 區位於環形P+區的中心位置，如圖6b所示。這種結構的齊納二極體由於N+區和P-區只是在矽體內發生交接，交接面也即由 P-和N+組成的PN結完全位於矽體內；矽表面是由N+區和P阱區組成的PN結，此PN結與 「N+區和P-區組成的矽體內的PN結」並聯。實際工藝中P-區的摻雜濃度比P阱表面的摻雜濃度要大很多(20倍以上)；因此在反向擊穿工作時電流幾乎全部由N+底部的PN結通過，而受表面PN結的影響很小，所以輸出噪聲電壓小，穩定電壓的離散性小，穩定性高；其擊穿電壓只與位於矽體內的PN結兩側的N+和P-區的摻雜濃度有關，工藝上能更容易的實現均勻、穩定的生產。實施例2本實施例以在CMOS集成電路中的應用為例。圖7a是本實施例提供的齊納二極體結構的縱向剖面圖，圖7b是橫向剖面圖。該齊納二極體包括N阱和P阱，在N阱表面設有 P+區、N-區和環形N+區。其中，P+區與N-區上半部分重疊，P+區縱向結深比N-區小而橫向面積比N-區大，在P+區與N-區的交接部位形成PN結。環形N+區將P+區包圍，N+區內邊界與P+區外邊界之間的距離不小於2微米，優選在2微米 4微米之間，本實施例中為4微米。P+、N+和N-通過離子注入工藝摻雜而成，離子注入工藝的劑量和能量/原子量分別決定各區域的摻雜濃度和深度。本實施例中，P+、N+和N-的離子注入劑量分別為 1 X IO15 4X IO15原子/平方釐米、2X IO15 6X IO15原子/平方釐米和2X IOw 4X IO14 原子/平方釐米；P+、N+和N-的離子注入能量分別為50 80千電子伏、60 100千電子伏和160 200千電子伏；注入雜質分別為二氟化硼離子、砷離子和磷離子。由於磷離子的原子量比二氟化硼略小，而注入能量比二氟化硼大很多，因此N-區的深度比P+區大很多。 本實施例中，N-區的深度為0. 7微米，橫向面積為4微米X 4微米；P+區的深度為0. 3微米，橫向面積為9微米X9微米。本實施例中齊納二極體的正極從P+區上表面引出，負極從環形N+區上表面引出。 由於N阱的摻雜濃度很淡，如果金屬電極直接從N阱表面引出則會產生很大的接觸電阻，為了減小N阱表面與金屬電極的接觸電阻，在N阱表面預備引出電極的位置製作上述環形N+ 區，N+區由於摻雜濃度比較大所以與金屬電極的接觸電阻很小。
為使齊納二極體具有更好的功能，本實施例中，N-區的中心與P+區的中心在同一條豎直線上，以圖7a為例，在縱向剖面圖中，P+區和N-區沿著同一條豎直線左右對稱。P+ 區位於環形N+區的中心位置，如圖7b所示。這種結構的齊納二極體由於P+區和N-區只是在矽體內發生交接，交接面也即由 N-和P+組成的PN結完全位於矽體內；矽表面是由P+區和N阱區組成的PN結，此PN結與 「P+區和N-區組成的矽體內的PN結」是並聯的。實際工藝中N-區的摻雜濃度比N阱表面的摻雜濃度要大很多(20倍以上)；因此在反向擊穿工作時電流幾乎全部由P+底部的PN結通過，而受表面PN結的影響很小，所以輸出噪聲電壓小，穩定電壓的離散性小，穩定性高； 其擊穿電壓只與位於矽體內的PN結兩側的P+和N-區的摻雜濃度有關，工藝上能更容易的實現均勻、穩定的生產。本發明還提供了上述齊納二極體的製造方法。實施例3本實施例是製造實施例1中所述齊納二極體的方法，其流程如圖8所示。該方法包括以下步驟(1)通過光刻、離子注入、擴散等工藝步驟在半導體襯底上製作N阱和P阱，如圖9 所示。(2)通過光刻、離子注入等工藝步驟在P阱表面製作P-區，如圖10所示。(3)通過光刻、離子注入等工藝步驟在P阱表面製作N+區。N+區與P-區上半部分重疊，且N+區縱向結深比P-區小而橫向面積比P-區大，在N+區與P-區的交接部位形成PN結。優選的，N+區中心與P-區中心在同一條豎直線上，如圖11所示。在兩者重疊的區域，由於N+摻雜濃度(V族元素摻雜)比P-區摻雜濃度(III族元素摻雜)要大很多，所以最終體現為N型。(4)經過光刻、離子注入等工藝步驟在P阱表面製作環形P+區。優選的，N+區位於環形P+區的中心位置，如圖12所示。(5)經過退火工藝將摻入的雜質激活，再經過金屬鍍膜、光刻、刻蝕、合金等工藝步驟製作金屬電極，正極從環形P+表面引出，負極從N+區表面引出。製作完成後的齊納二極體結構如圖6a和6b所示。實施例4本實施例是製造實施例2中所述齊納二極體的方法，該方法與實施例3所示方法類似。首先通過光刻、離子注入、擴散等工藝步驟在半導體襯底上製作N阱和P阱。然後通過光刻、離子注入等工藝步驟在N阱表面製作N-區。再通過光刻、離子注入等工藝步驟在N阱表面製作P+區。P+區與N-區上半部分重疊，且P+區縱向結深比N-區小而橫向面積比N-區大，在P+區與N-區的交接部位形成 PN結。優選的，N-區的中心與P+區的中心在同一條豎直線上。在兩者重疊的區域，由於P+ 摻雜濃度比N-區摻雜濃度要大很多，所以最終體現為P型。再經過光刻、離子注入等工藝步驟在N阱表面製作環形N+區，將P+區包圍，優選的，P+區位於N+區的中心位置。最後經過退火工藝將摻入的雜質激活，再經過金屬鍍膜、光刻、刻蝕、合金等工藝步驟製作金屬電極，負極從環形N+區表面引出，正極從P+區表面引出。製作完成後的齊納二極體結構如圖7a和7b所示。 顯然，本領域的技術人員可以對本發明進行各種改動和變型而不脫離本發明的精神和範圍。這樣，倘若本發明的這些修改和變型屬於本發明權利要求及其同等技術的範圍之內，則本發明也意圖包含這些改動和變型在內。
權利要求
1.一種齊納二極體，包括半導體襯底，其特徵在於在半導體襯底表面設置上下交疊的兩個摻雜區，上面摻雜區的橫向面積大於下面摻雜區的橫向面積，且上面摻雜區的雜質濃度高於下面摻雜區的雜質濃度，在兩個摻雜區的結合部位形成PN結。
2.如權利要求1所述的齊納二極體，其特徵在於所述下面摻雜區的中心與所述上面摻雜區的中心在同一條豎直線上。
3.如權利要求1所述的齊納二極體，其特徵在於所述下面摻雜區的深度在0.5 0.7 微米之間，上面摻雜區的深度在0. 2 0. 3微米之間；上面摻雜區橫向面的邊長比下面摻雜區橫向面的邊長大3 5微米。
4.如權利要求1至3之一所述的齊納二極體，其特徵在於所述半導體襯底為CMOS集成電路中的P阱。
5.如權利要求4所述的齊納二極體，其特徵在於所述上面摻雜區設置為N+區、下面摻雜區設置為P-區。
6.如權利要求5所述的齊納二極體，其特徵在於在P阱表面還設置有環形P+區，將 N+區包圍，所述P+區內邊界與N+區外邊界之間的距離不小於2微米；正極從環形P+區上表面引出，負極從N+區上表面引出。
7.如權利要求6所述的齊納二極體，其特徵在於所述N+區位於環形P+區的中心位置。
8.如權利要求1至3之一所述的齊納二極體，其特徵在於所述半導體襯底為CMOS集成電路中的N阱。
9.如權利要求8所述的齊納二極體，其特徵在於所述上面摻雜區設置為P+區、下面摻雜區設置為N-區。
10.如權利要求9所述的齊納二極體，其特徵在於在N阱表面還設置有環形N+區，將 P+區包圍，所述N+區內邊界與P+區外邊界之間的距離不小於2微米；正極從P+區上表面引出，負極從環形N+區上表面引出。
11.如權利要求10所述的齊納二極體，其特徵在於所述P+區位於環形N+區的中心位置。
12.—種齊納二極體的製造方法，包括以下步驟(1)在半導體襯底上製作N阱和P阱；(2)在P阱表面製作P-區；(3)在P阱表面製作N+區，所述N+區與P-區上半部分重疊，且N+區縱向結深比P-區小而橫向面積比P-區大，在N+區與P-區的交接面上形成PN結。
13.如權利要求12所述的齊納二極體的製造方法，其特徵在於所述方法在步驟(3) 之後還包括如下步驟(4)在P阱表面製作環形P+區，將N+區包圍，所述P+區內邊界與N+區外邊界之間的距離不小於2微米；(5)製作金屬電極，正極從環形P+區上表面引出，負極從N+區上表面引出。
14.一種齊納二極體的製造方法，包括以下步驟(a)在半導體襯底上製作N阱和P阱；(b)在N阱表面製作N-區；(c)在N阱表面製作P+區，所述P+區與N-區上半部分重疊，且P+區縱向結深比N-區小而橫向面積比N-區大，在P+區與N-區的交接面上形成PN結。
15.如權利要求14所述的齊納二極體的製造方法，其特徵在於所述方法在步驟(c) 之後還包括如下步驟(d)在N阱表面製作環形N+區，將P+區包圍，所述N+區內邊界與P+區外邊界之間的距離不小於2微米；(e)製作金屬電極，正極從P+區上表面引出，負極從環形N+區上表面引出。
全文摘要
本發明公開了一種齊納二極體及其製造方法，屬於齊納二極體器件結構設計及其製造技術領域。現有的齊納二極體存在穩定電壓的離散性大、輸出噪聲電壓大以及對工藝製程的依賴性大等缺點。本發明所述齊納二極體包括半導體襯底，在半導體襯底表面設置上下交疊的兩個摻雜區，上面摻雜區的橫向面積大於下面摻雜區的橫向面積，且上面摻雜區的雜質濃度高於下面摻雜區的雜質濃度，在兩個摻雜區的結合部位形成PN結。本發明所述的齊納二極體輸出噪聲電壓小，穩定電壓的離散性小，穩定性高；在製造工藝上更容易實現均勻、穩定的生產。
文檔編號H01L21/329GK102280495SQ201010203008
公開日2011年12月14日 申請日期2010年6月10日 優先權日2010年6月10日
發明者張立榮, 潘光燃 申請人:北大方正集團有限公司, 深圳方正微電子有限公司