能夠消除偏移的鎖相環系統的製作方法
2023-09-20 06:41:35 4
專利名稱：能夠消除偏移的鎖相環系統的製作方法
技術領域：
本發明所公開的內容涉及鎖相環系統領域。更具體地說，本發明所公開的內容涉及使用鎖相環系統的時鐘信號傳遞技術。
背景技術：
對時鐘生成的需求和應用是非常普遍的。時鐘生成可以使用鎖相環(PLL)電路來實現。PLL電路一般採用參考信號，例如系統時鐘，將它與反饋信號進行比較，並響應其而生成誤差信號。誤差信號驅動壓控振蕩器(VCO)，產生輸出時鐘信號。輸出時鐘信號還被縮放(一般利用除法器來進行)，以產生和參考信號進行比較的反饋信號。除法器的除數設置設定了參考時鐘信號和輸出時鐘信號之間的頻率比。例如，如果將除數設置為3，則輸出時鐘信號將具有3倍於參考信號的頻率。
利用合適的相位比較器設計，PLL電路可消除或顯著減少參考信號和輸出信號之間的時間偏移(skew)。消除偏移在例如但不局限於現代微處理器的I/O接口時序規範之類的一些應用中是非常關鍵的。
近年來，隨著PLL參考頻率的增長，時鐘傳遞延遲(以及因此而發生的PLL反饋延遲)也在增長。這兩個因素可能會導致PLL性能降級。另外，時鐘傳遞可能在延遲上超過若干輸出時鐘周期。可能對時鐘傳遞串聯地加入了其他結構，從而導致了更長的反饋迴路延遲。這些結構可包括時鐘拉伸/收縮可測性設計(DFT)、時鐘對電源的敏感性的調製、PLL相位-頻率檢測器輸出濾波(「截斷(chopping)」)等等。
一種用來緩解增長的時鐘傳遞延遲這一問題的方法是降低PLL電路的參考頻率。然而，這導致了高合成比，而這可能需要大濾波電容器。另一種方法可使得目標內部時鐘與外部參考源不對齊。然而，這可能是以時鐘域上更侷促的時序餘量為代價的，或者需要異步時序變換。
發明內容
根據本發明的一個方面，提供了一種系統，包括鎖相環組件，用於基於參考時鐘信號和反饋時鐘信號，輸出第一信號；時鐘傳遞網絡，用於基於從所述鎖相環組件輸出的所述第一信號，傳遞時鐘信號；和延遲鎖定環組件，用於消除信號的偏移，並調整所述時鐘傳遞網絡所傳遞的所述時鐘信號。
根據本發明的另一個方面，提供了一種系統，包括鎖相環組件，用於輸出第一時鐘信號；時鐘網絡，用於基於從所述鎖相環組件輸出的所述第一時鐘信號，提供第二時鐘信號；和延遲鎖定環組件，用於調整所述第二時鐘信號的時序。
根據本發明的另一個方面，提供了一種方法，包括從鎖相環組件提供第一時鐘信號；基於所述第一時鐘信號，提供第二時鐘信號；確定所述第二時鐘信號和參考信號之間的差；提供表示了所確定的差的調整信號；以及基於所述調整信號，調整所述第二時鐘信號。
當結合附圖閱讀時，從下面對示例性實施例的詳細說明和權利要求，可更好地理解本發明，這些附圖、實施例和權利要求都是本發明所公開的內容的一部分。儘管下面所敘述和圖示的公開內容集中在公開本發明的示例性實施例上，但是應清楚地理解到這種公開只是說明性和示例性的，本發明並不局限於此。
下面是對附圖的簡單說明，其中相似的標號代表相似的元件，並且其中圖1是根據一種設置的示例性時鐘系統的電路圖；圖2A是根據一種設置的示例性時鐘系統的電路圖；圖2B是圖2A的電路圖的時序圖；圖3是示出了當鎖相環電路的反饋延遲增長時該電路的衰減因子的降級的圖形；圖4A是根據本發明的實施例的示例性時鐘系統的電路圖；
圖4B是圖4A的電路圖的時序圖；圖5A是根據本發明的實施例的示例性時鐘系統的電路圖；圖5B是圖5A的電路圖的時序圖；圖6是根據本發明的實施例的示例性時鐘系統的電路圖；圖7A是根據本發明的實施例的示例性時鐘系統的電路圖；圖7B是圖7A的電路圖的時序圖；以及圖8是結合本發明的多個實施例的示例性系統的框圖。
具體實施例方式
在下面的詳細描述中，相似的標號和符號可用來在不同的圖中表示相同的、相應的或類似的組件。儘管本發明的實施例可能是針對示例性電路來描述的，但是這些電路的實現可以若干方式中的任一種方式來實現，包括但不局限於邏輯電路、設置在微晶片或集成電路中的電路元件、以及各個功能的軟體實現。這些實現中的每一種實現都處於本發明的範圍之內。本發明的實施例還可能是針對輸入到不同電路組件或從其輸出的信號來描述的。應該理解到，當所述討論標識出一個信號時，該信號可能在信號線或者相似類型的結構上傳輸。而且，術語「信號」還可對應於附圖中示出的信號線。另外，公知的電源/接地以及到元件的地址連接可能未在附圖中示出，以簡化圖示和討論，從而避免混淆本發明。
圖1示出了根據一種設置的時鐘系統10。其他的設置也是可能的。時鐘系統10包括相位頻率檢測器(PFD)20，電荷泵(CP)30、壓控振蕩器(VCO)40、時鐘傳遞樹50(以下也稱為時鐘傳遞網絡)以及除N(divide-by-N)計數器60(以下也稱為除N電路)。參考時鐘信號12施加到相位頻率檢測器20的輸入端。參考時鐘信號12可由外部時鐘源提供。即，該時鐘源可以位於包含時鐘系統10的微晶片或集成電路的外部。反饋時鐘信號62也可施加到相位頻率檢測器20的輸入端。相位頻率檢測器20基於參考時鐘信號12和反饋時鐘信號62，生成信號79和信號83。信號79施加到反相器電路22的輸入端，該反相器電路提供上行信號26。信號83施加到反相器電路24的輸入端，該反相器電路提供下行信號28。上行信號26和下行信號28施加到電荷泵30的輸入端。即，相位頻率檢測器20將參考時鐘信號12的相位與反饋時鐘信號62進行比較，並將上行信號26和下行信號28提供給電荷泵30的輸入端。上行和下行信號26、28分別指示電荷泵30的正、負電荷極性。電荷泵30將數字輸入轉換(即基於上行和下行信號26和28產生壓控信號32)為模擬電流(或信號)，該模擬電流然後由迴路濾波器進行積分，以生成壓控信號32。壓控信號32施加到VCO 40，用於改變VCO時鐘信號45的頻率，該VCO時鐘信號45被輸入到時鐘傳遞樹50。
時鐘傳遞樹50產生信號52，該信號被施加到除N計數器60，除N計數器60然後產生反饋時鐘信號62。時鐘傳遞樹50所產生的信號52還成為將被輸入到微晶片或集成電路上的狀態機(或其他元件/組件)的時鐘信號。如上所述，反饋時鐘信號62被施加到相位頻率檢測器20的輸入端。
還可在電荷泵30和壓控振蕩器40之間設置一個濾波器，例如二階濾波器。該二階濾波器可包括電阻器34和接地的電容器36。也可使用其他類型的濾波器。上行信號26和下行信號28對電容器36進行充電或放電。這隨後降低或升高了施加到VCO 40的壓控信號32的電壓。VCO 40確定VCO時鐘信號45的頻率輸出。換句話說，上行信號26和下行信號28被用來確定VCO 40的頻率輸出。
相位頻率檢測器20生成上行信號26和下行信號28之間的相位差，該相位差基本等於參考時鐘信號12和反饋時鐘信號62之間的相位差。具體地說，參考時鐘信號12和反饋信號62之間的相位差被上行和下行信號26和28的持續時間之間的差所複製和體現。如果反饋時鐘信號62慢於參考時鐘信號12(即反饋時鐘信號拖後)，則上行信號26的持續時間可大於下行信號28的持續時間。這提高了VCO時鐘信號45的頻率。另一方面，如果反饋時鐘信號62快於參考時鐘信號12(即反饋時鐘信號領先)，則下行信號28的持續時間可大於上行信號26的持續時間。這降低了VCO時鐘信號45的頻率。
圖2A是根據一種設置的示例性時鐘系統100的電路圖。其他設置也是可能的。圖2A示出了鎖相環(PLL)電路110，其接收參考時鐘信號(示出為refclk)和反饋時鐘信號(示出為fbclk)。refclk信號可對應於參考時鐘信號12(圖1)，而fbclk信號可對應於反饋時鐘信號62(圖1)。refclk信號可從被輸入到邏輯與(AND)門105的總線時鐘信號(示出為bclk)獲得。總線時鐘信號也可稱為系統時鐘信號。邏輯與門105的另一個輸入端可耦合到高(HIGH)電壓源。與參考圖1所討論的設置相類似，PLL電路110基於fbclk信號和refclk信號，沿著信號線115(對應於節點A)輸出一個信號(示出為earlyclk)。earlyclk信號可被輸入到除N電路130，該電路隨後產生沿著信號線135反饋到邏輯與門140的信號。另外，信號線115上(節點A處)的earlyclk信號可被輸入到時鐘傳遞網絡(概括地示出為元件120)。時鐘傳遞網絡120所產生的(一個或多個)信號成為將被輸入到微晶片或集成電路上的狀態機(或其他元件/組件)的核心時鐘信號。節點B代表該核心信號在管芯上的一個使用點。節點B處的這一時鐘信號然後可作為核心時鐘信號(示出為coreclk)沿著信號線125反饋到邏輯與門140的另一個輸入端。邏輯與門140執行輸入信號的邏輯與運算，並將反饋信號(示出為fbclk)輸出到PLL電路110。
然而，在PLL迴路設計期間可能會忽略時鐘傳遞延遲。因此，該延遲存在於PLL反饋迴路中，並可由本發明的示例性實施例所校正。
圖2B是示出了圖2A的各種信號在一段時間上的時序圖。例如，圖2B示出了被輸入到PLL電路110的總線時鐘(bclk)信號和反饋(fbclk)信號。圖2B還示出了節點A處的信號(即earlyclk信號)和節點B處的信號(即coreclk信號)。節點A和節點B處的信號的差代表了反饋延遲(例如時鐘傳遞網絡120所引起的延遲)。在此示例中，反饋由TAB表示，其小於1個核心周期。
圖3是示出了當PLL的反饋延遲變得越來越長時其衰減因子降級的圖形。即，衰減因子可隨著延遲變長而變低。系統可變得越來越衰減不足。衰減不足的PLL系統可能會更具振蕩性，因而在響應輸入相位時抖動得更厲害，或者產生噪聲。
如上所述，近年來，隨著PLL參考頻率的提高，時鐘傳遞延遲(以及因此而產生的PLL反饋延遲)也在增加。即，因為時鐘傳遞網絡正變得更長，所以相位調整量在增長。隨著延遲的增長，PLL需要消除更大範圍的偏移。如果PLL需要消除範圍大於半個參考周期的偏移，則PLL的性能會降級。
本發明的實施例可提供一種方法和裝置，以生成內部時鐘並消除內部時鐘的偏移，同時可調節長時鐘傳遞延遲。時鐘傳遞可包含在PLL反饋迴路外部。作為一個示例，(將要被消除偏移的)PLL迴路延遲可包括來自VCO輸出、通過任意的緩衝器和時鐘DFT、通過相位檢測器和通過電荷泵的延遲量。本發明的實施例可使用延遲鎖定環來消除內部時鐘的偏移。本發明的實施例可提供短PLL反饋，從而避免迴路不穩定性。所述延遲鎖定環可將內部點(或節點)與外部參考對齊。本發明的實施例還可具有1個核心時鐘周期的總的延遲鎖定環(DLL)範圍。所述延遲線路控制可受控於VCO模擬控制，以實現最大的動態範圍(即，在VCO的頻率範圍上可操作)。
圖4A是根據本發明的示例性實施例的時鐘系統200的電路圖。其他實施例和配置也處於本發明的範圍之內。圖4A的時鐘系統200包括PLL組件和延遲鎖定環(DLL)組件。例如，PLL組件可執行頻率調製/修正(例如頻率乘法器)，而DLL組件可執行相位對齊(例如偏移消除)。PLL組件可包括PLL電路110，而DLL組件可包括相位檢測器(PD)210和可變延遲電路220。
在圖4A的時鐘系統200中，反饋延遲包括可變延遲(示出為可變延遲電路220)。該可變延遲可具有上至2個核心時鐘周期的範圍。通過改變可變延遲，時鐘傳遞網絡120的核心時鐘輸出可與外部時鐘(即bclk信號)對齊。這一改變可由包含可變延遲電路220和(比較核心時鐘信號和PLL參考時鐘信號的)相位檢測器210的DLL組件所實現。如下面將要描述的，相位檢測器210比較兩個輸入信號(即，核心時鐘信號和PLL參考時鐘信號)，並沿著信號線215向可變延遲電路220提供輸出信號(以下也稱為調整信號)。從而可基於從相位檢測器210接收的調整信號，改變可變延遲電路220的輸出。換句話說，相位檢測器210改變所述可變延遲，直到相位檢測器210的輸入被對齊。
在圖4A中，按照與上面參考圖2A所討論的類似方式，PLL電路110接收參考時鐘信號(示出為refclk)和反饋時鐘信號(示出為fbclk)。即，總線時鐘信號(示出為bclk)可被輸入到邏輯與門105。邏輯與門105的另一個輸入端可耦合到高電壓源。基於refclk信號和fbclk信號，PLL電路110沿著信號線117(對應於節點A)向時鐘可測性設計電路(或時鐘DFT電路)230輸出一個信號。時鐘DFT電路230代表在時鐘信號傳播中加入了延遲的電路元件。這些延遲可以是時鐘傳遞網絡120之外的延遲。時鐘DFT電路230沿著信號線235將早期時鐘信號(示出為earlyclk)輸出到時鐘傳遞網絡120。如上所述，時鐘傳遞網絡120所產生的信號成為將被輸入到微晶片或集成電路上的狀態機(或其他元件/組件)的時鐘信號。節點B處的核心時鐘信號可被輸入到除N電路130。除N電路130將得到的信號沿著信號線137輸出到邏輯與門140的一個輸入端。
相位檢測器210從可變延遲電路220接收兩個輸入，即核心時鐘信號和反饋時鐘信號。基於這些輸入信號，相位檢測器210沿著信號線215將調整信號輸出到可變延遲電路220。可變延遲電路220還接收節點A處的時鐘信號作為它的一個輸入。可變延遲電路220從而基於沿著信號線215從相位檢測器210接收的調整信號，調整沿著信號線225反饋到邏輯與門140的時鐘信號。邏輯與門140執行信號線137和225的反饋信號的邏輯與運算，並輸出反饋(fbclk)信號到PLL電路110。換句話說，節點A處的信號(以及因而產生的核心時鐘信號)可被時間調製，直到節點B處的信號與反饋時鐘信號對齊。在本實施例中，可變延遲電路220位於PLL迴路中。因此，當DLL組件鎖定時，PLL組件也可鎖定。
圖4B示出了圖4A的各種信號在一段時間上的時序圖。例如，圖4B示出了輸入到PLL電路110的總線時鐘(bclk)信號和反饋(fbclk)信號。圖4B還示出了節點A處的信號、earlyclk信號以及節點B處的信號(即coreclk信號)。節點A和節點B處的信號的差代表前向延遲(例如由時鐘DFT電路230和時鐘傳遞網絡120所引起的延遲)。如圖所示，節點A和節點B之間的前向延遲(TAB)遠大於1個核心時鐘周期。在此示例中，反饋小於1個核心周期。
圖5A是根據本發明的示例性實施例的時鐘系統300。其他實施例和配置也處於本發明的範圍之內。圖5A的時鐘系統300也包括PLL組件和DLL組件。如下面將要描述的，相位檢測(PD)210可比較兩個輸入時鐘，並沿著信號線215向可變延遲電路220提供調整信號。可變延遲電路220因而可基於沿著信號線215從相位檢測器210接收的調整信號，調整輸出到時鐘DFT電路230的信號。即，DLL組件(包括可變延遲電路220)可改變所述可變延遲，以使得時鐘傳遞網絡120的輸出與外部時鐘(即bclk信號)對齊。在此實施例中，可變延遲電路220設置在PLL反饋迴路外部。因此，DLL的操作可獨立於PLL組件。
在圖5A中，按照與上面參考圖2A所討論的類似方式，PLL電路110接收參考時鐘信號(示出為refclk)和反饋時鐘信號(示出為fbclk)。即，總線時鐘信號可被輸入到邏輯與門105。邏輯與門105的另一個輸入端可耦合到高電壓源。基於refclk信號和fbclk信號，PLL電路110沿著信號線117(對應於節點A)將一個信號輸出到可變延遲電路220。可變延遲電路220沿著信號線119(對應於節點F)將一個信號輸出到時鐘DFT電路230。節點A處的信號也沿著信號線118反饋到邏輯與門140的一個輸入端。時鐘DFT電路230沿著信號線235將早期時鐘信號(示出為earlyclk信號)輸出到時鐘傳遞網絡120。節點B處的信號可被輸入到除N電路130。除N電路130沿著信號線137將得到的信號輸出到邏輯與門140的一個輸入端。
相位檢測器210接收兩個輸入，即核心時鐘信號(來自節點B)和沿著信號線118來自節點A的反饋時鐘信號。基於這些信號，相位檢測器210沿著信號線215將調整信號輸出到可變延遲電路220。可變延遲電路220從而基於沿著信號線215從相位檢測器210接收的調整信號，調整輸入到時鐘DFT電路230的時鐘信號。邏輯與門140執行信號線137和118的反饋信號的邏輯與運算，並輸出反饋時鐘(fbclk)信號到PLL電路110。
在圖5A的時鐘系統300中，可變延遲位於PLL反饋迴路外部。該時鐘系統的DLL組件包括相位檢測器210(比較核心時鐘和PLL參考時鐘)和可變延遲電路220，其具有上至2個核心時鐘周期的範圍。PLL和DLL閉環操作從而可以彼此獨立。
圖5B示出了圖5A的各種信號在一段時間上的時序圖。例如，圖5B示出了輸入到PLL電路110的總線時鐘(bclk)信號和反饋(fbclk)信號。圖5B還示出了節點A處的信號、節點F處的信號、earlyclk信號以及節點B處的信號(即coreclk信號)。節點A和節點B處的信號差代表前向延遲(例如由時鐘DFT電路230和時鐘傳遞網絡120所引起的延遲)。如圖所示，節點A和節點B之間的前向延遲(TAB)遠大於1個核心時鐘周期。在此示例中，反饋小於1個核心周期。
圖6是根據本發明的示例性實施例的時鐘系統400。其他實施例和配置也處於本發明的範圍之內。圖6的時鐘系統400也包括PLL組件和DLL組件。如下面將要描述的，相位檢測器210可比較兩個輸入時鐘，並沿著信號線215向可變延遲電路220提供調整信號。圖6的時鐘系統400類似於圖5A所示的時鐘系統300，並且額外地包括了兩個除N電路(示出為基本除N電路410和輔助除N電路420)。這兩個除N電路被提供以便PLL組件可鎖定，然後基本除N電路410可發送信號到輔助除N電路420，以同步所述組件。然後，輔助除N電路420可以在鎖定階段與基本除N電路410一起操作。
在圖6中，按照與上面參考圖2A所討論的類似方式，PLL電路110接收參考時鐘信號(示出為refclk)和反饋時鐘信號(示出為fbclk)。即，總線時鐘信號可被輸入到邏輯與門105。邏輯與門105的另一個輸入端可耦合到高電壓源。基於refclk信號和fbclk信號，PLL電路110沿著信號線117(對應於節點A)將一個信號輸出到可變延遲電路220。可變延遲電路220沿著信號線119(對應於節點F)將一個信號輸出到時鐘DFT電路230。節點A處的信號也沿著信號線118反饋到邏輯與門140的一個輸入端。時鐘DFT電路230沿著信號線235將早期時鐘信號(示出為earlyclk信號)輸出到時鐘傳遞網絡120。
相位檢測器210接收兩個輸入，即核心時鐘信號(來自節點B)和沿著信號線118來自節點A的反饋時鐘信號。基於這些信號，相位檢測器210沿著信號線215將調整信號輸出到可變延遲電路220。可變延遲電路220從而基於沿著信號線215從相位檢測器210接收的調整信號，調整反饋到時鐘DFT電路230的時鐘信號。
節點A處(信號線117上)的信號還被輸入到基本除N電路410。基本除N電路410沿著信號線415將得到的信號輸出到邏輯與門140的一個輸入端。邏輯與門140執行信號線415和118的反饋信號的邏輯與運算，並將反饋時鐘(fbclk)信號輸出到PLL電路110。基本除N電路410被用來鎖定PLL。在PLL鎖定之後，來自基本除N電路410的相位信息(示出為sync_phase)沿著信號線418被發送到輔助除N電路420。在這一同步化之後，基本除N電路410和輔助除N電路420兩者都處於數字鎖定階段中。輔助除N電路420可創建一個內部總線時鐘信號，該信號用於晶片與外部組件的I/O通信中。例如，來自輔助除N電路420的信號可與核心時鐘信號進行與運算，以生成內部總線時鐘。
圖7A是根據本發明的實施例的時鐘系統500的電路圖。其他實施例和配置也處於本發明的範圍之內。圖7A的時鐘系統500也包括PLL組件和DLL組件。然而，在這一實施例中，PLL組件(即PLL電路110)從屬於DLL組件內部。即，DLL組件被設置在PLL組件的參考路徑內。與上面所討論的相類似，DLL組件可用作偏移消除元件(或相位對齊器)，而PLL組件可用作頻率乘法器(或頻率調製器)。在這一實施例中，與上述實施例相比，DLL組件可以以較低的參考頻率來操作，因而設計中所涉及的時序更加簡單。因為PLL組件的參考時鐘被DLL組件所調製，所以該PLL組件可被平移。而且，DLL和PLL組件的帶寬在頻率上可分開，以避免兩個迴路之間不希望出現的相互影響。通過使輔助除N電路(即coreclk除法器)發送sync_phase信號到基本除N電路(即PLL除法器)，基本除N電路和輔助除N電路可彼此同步。
在圖7A中，PLL電路110接收參考時鐘信號(示出為refclk)和反饋時鐘信號(示出為fbclk)。基於refclk信號和fbclk信號，PLL電路110沿著信號線117(對應於節點A)將一個信號輸出到時鐘DFT電路230。時鐘DFT電路230沿著信號線235將earlyclk信號輸出到時鐘傳遞網絡120。
節點A處(信號線117上)的信號也被輸入到基本除N電路510以及邏輯與門140的一個輸入端(沿著信號線505)。基本除N電路510將得到的信號沿著信號線515輸出到邏輯與門140的一個輸入端。邏輯與門140執行信號線515和505的反饋信號的邏輯與運算，並輸出反饋時鐘(fbclk)信號到PLL電路110。
核心時鐘信號可在節點B處從時鐘傳遞網絡120被輸出。核心時鐘信號可被輸入到輔助除N電路520。核心時鐘信號還可被輸入到邏輯與門530。輔助除N電路520輸出信號到邏輯與門530的另一個輸入端。邏輯與門530執行輸入信號的邏輯與運算，並沿著信號線535將得到的信號提供給相位檢測器210。
相位檢測器210接收兩個輸入，即沿著信號線535的信號和沿著信號線507對應於bclk信號的信號。基於這些信號，相位檢測器210沿著信號線215將調整信號輸出到可變延遲電路220。可變延遲電路220從而基於沿著信號線215從相位檢測器210接收的調整信號，調整輸入到PLL電路110的refclk信號。
圖7B示出了圖7A的各種信號在一段時間上的時序圖。例如，圖7B示出了輸入到PLL電路110的總線時鐘(bclk)信號和反饋(fbclk)信號。圖7B還示出了節點A處的信號、節點F處的信號、earlyclk信號以及節點B處的信號(即coreclk信號)。節點A和節點B處的信號的差代表前向延遲(例如由時鐘DFT電路230和時鐘傳遞網絡120所引起的延遲)。該圖示示出了節點A處的信號和節點B處的coreclk信號之間的反饋延遲(TAB)，該延遲遠大於1個核心時鐘周期。在此示例中，反饋小於1個核心周期。
圖8示出了一種可以結合本發明的實施方式的示例性電子系統設置。更具體地說，示出了一個集成電路(IC)晶片，其可以結合作為IC晶片系統的本發明的一種或多種實施方式。這種IC可以是電子封裝PAK的一部分，該封裝將該IC連同支持組件一起結合到例如印刷電路板(PCB)的襯底上，作為一個被封裝的系統。該被封裝的系統例如可以通過插座(socket)SOK而安裝到系統板(例如主板系統(MB))上。系統板可以是整個電子設備(例如計算機、電子消費設備、伺服器、通信裝置)系統的一部分，該電子設備系統還可包括一個或多個下述裝置輸入(例如用戶)按鈕B、輸出裝置(例如顯示器DIS)、總線或總線部分BUS、電源設置PS以及外殼CAS(例如塑料或金屬機殼)。
另外，本發明的範圍內的實施例包括從簡單級的實施例到系統級的實施例。例如，分立集成電路(IC)實施例也可實現為晶片或晶片組實施例的一部分；包含在印刷電路板(例如主板)實施例的晶片或晶片組內；包含在例如計算設備(例如個人計算機(PC)、伺服器)或非計算設備(例如通信設備)的電子設備晶片或晶片組內；和/或包含電子設備的機械實施例(例如自動系統)。
本說明書中對「一個實施例」、「實施例」、「示例性實施例」等的任何引用都意味著結合該實施例描述的特定特徵、結構或特性被包含在本發明的至少一個實施例中。這些短語在說明書中各處的出現未必都是指同一個實施例。而且，當結合任何實施例或組件來描述特定特徵、結構或特性時，都假設了本領域內的技術人員可結合所述實施例和/或組件中的另一些實施例和/或組件來實施所述特徵、結構或特性。而且，為了易於理解，某些方法過程可能已被描述成分開的過程；然而，這些分別描述的過程不應被理解為它們的執行必然是與順序相關的，即，一些過程能夠以另一種順序被執行，或者同時地執行，等等。
儘管已經參考本發明的一些說明性實施例描述了本發明，但是應當理解到，本領域內的技術人員可以設計出大量其他的修改和實施例，這些修改和實施例仍處於本發明原理的精神和範圍之內。更具體地說，在前面公開的內容、附圖和所附權利要求的範圍之內的結合了主題的設置的組成部分和/或設置中，可以做出合理的變動與修改，而不脫離本發明的精神。除了在所述組成部分和/或設置中的變動和修改，對本領域內的技術人員來說，其他的使用也是顯而易見的。
權利要求
1.一種系統，包括鎖相環組件，用於基於參考時鐘信號和反饋時鐘信號，輸出第一信號；時鐘傳遞網絡，用於基於從所述鎖相環組件輸出的所述第一信號，傳遞時鐘信號；和延遲鎖定環組件，用於消除信號的偏移，並調整所述時鐘傳遞網絡所傳遞的所述時鐘信號。
2.如權利要求1所述的系統，其中所述延遲鎖定環組件包括相位檢測器和可變延遲電路，所述相位檢測器用於將調整信號輸出到所述可變延遲電路。
3.如權利要求2所述的系統，其中所述可變延遲電路將所述時鐘傳遞網絡所傳遞的所述時鐘信號與所述反饋時鐘信號對齊。
4.如權利要求2所述的系統，其中所述可變延遲電路被設置在所述鎖相環組件的反饋路徑中，並且所述相位檢測器將從所述可變延遲電路輸出的信號與所述時鐘傳遞網絡所傳遞的所述時鐘信號相比較，以確定所述調整信號。
5.如權利要求2所述的系統，其中所述可變延遲電路被設置在所述鎖相環組件的反饋路徑的外部。
6.如權利要求5所述的系統，其中所述可變延遲電路接收從所述鎖相環組件輸出的所述第一信號，並輸出第二信號，所述可變延遲電路基於從所述相位檢測器輸出的所述調整信號來調整所述第二信號。
7.如權利要求2所述的系統，其中所述鎖相環組件被設置在所述延遲鎖定環組件內部。
8.如權利要求2所述的系統，其中所述可變延遲電路接收第二信號，並將所述參考時鐘信號輸出到所述鎖相環組件，所述可變延遲電路基於從所述相位檢測器輸出的所述調整信號來調整所述參考時鐘信號。
9.如權利要求8所述的系統，其中所述調整信號是基於所述第二信號和由所述時鐘傳遞網絡所傳遞的所述時鐘信號的。
10.如權利要求2所述的系統，其中所述調整信號是基於所述反饋時鐘信號和由所述時鐘傳遞網絡所傳遞的所述時鐘信號的。
11.如權利要求1所述的系統，還包括除法器電路，用於鎖定所述鎖相環組件。
12.如權利要求1所述的系統，其中所述延遲鎖定環組件消除所述信號的偏移，最大可到所述時鐘信號的一個周期。
13.一種系統，包括鎖相環組件，用於輸出第一時鐘信號；時鐘網絡，用於基於從所述鎖相環組件輸出的所述第一時鐘信號，提供第二時鐘信號；和延遲鎖定環組件，用於調整所述第二時鐘信號的時序。
14.如權利要求13所述的系統，其中所述延遲鎖定環組件包括相位檢測器和可變延遲電路，所述相位檢測器用於將調整信號輸出到所述可變延遲電路。
15.如權利要求14所述的系統，其中所述可變延遲電路將所述第二時鐘信號與所述鎖相環組件的反饋時鐘信號對齊。
16.如權利要求14所述的系統，其中所述可變延遲電路被設置在所述鎖相環組件的反饋路徑中，並且所述相位檢測器將從所述可變延遲電路輸出的信號與所述第二時鐘信號相比較。
17.如權利要求14所述的系統，其中所述可變延遲電路被設置在所述鎖相環組件的反饋路徑的外部。
18.如權利要求17所述的系統，其中所述可變延遲電路接收從所述鎖相環組件輸出的所述第一信號，並輸出第三信號，所述可變延遲電路基於從所述相位檢測器輸出的所述調整信號來調整所述第三信號。
19.如權利要求14所述的系統，其中所述鎖相環組件被設置在所述延遲鎖定環組件內部。
20.如權利要求14所述的系統，其中所述可變延遲電路接收第三信號，並將參考時鐘信號輸出到所述鎖相環組件，所述可變延遲電路基於從所述相位檢測器輸出的所述調整信號來調整所述參考時鐘信號。
21.如權利要求20所述的系統，其中所述調整信號是基於所述第二時鐘信號的。
22.如權利要求14所述的系統，其中所述調整信號是基於所述第二時鐘信號和所述鎖相環組件的反饋時鐘信號的。
23.如權利要求13所述的系統，還包括除法器電路，用於鎖定所述鎖相環組件。
24.如權利要求13所述的系統，其中所述延遲鎖定環組件調整所述第二時鐘信號的時序，最大可到所述第二時鐘信號的一個周期。
25.一種方法，包括從鎖相環組件提供第一時鐘信號；基於所述第一時鐘信號，提供第二時鐘信號；確定所述第二時鐘信號和參考信號之間的差；提供表示了所確定的差的調整信號；以及基於所述調整信號，調整所述第二時鐘信號。
26.如權利要求25所述的方法，其中所述調整信號是基於所述第二時鐘信號和所述鎖相環組件的反饋時鐘信號的。
27.如權利要求25所述的方法，其中所述調整信號是基於所述第二時鐘信號和用於所述鎖相環組件的參考時鐘信號的。
28.如權利要求25所述的方法，其中調整所述第二時鐘信號包括消除從所述鎖相環組件輸出的所述第一時鐘信號的偏移。
29.如權利要求25所述的方法，其中調整所述第二時鐘信號包括消除被輸入到所述鎖相環組件的參考時鐘信號的偏移。
全文摘要
本發明提供了一種系統，包括用於基於參考時鐘信號和反饋時鐘信號輸出第一信號的鎖相環組件。時鐘傳遞網絡可基於從所述鎖相環組件輸出的第一信號，傳遞時鐘信號。另外，延遲鎖定環組件可消除信號的偏移，並調整所述時鐘傳遞網絡所傳遞的時鐘信號。
文檔編號H03L7/16GK1543074SQ200410037479
公開日2004年11月3日 申請日期2004年4月29日 優先權日2003年4月30日
發明者耿·L·黃, 格雷格·泰勒, 濟·豪·利姆, 利姆, 泰勒, 耿 L 黃 申請人:英特爾公司