降低匹配線電容的三態cam單元的製作方法

2023-09-21 09:05:55 2

專利名稱：：降低匹配線電容的三態cam單元的製作方法
技術領域：
：本發明一般涉及內容可尋址存儲器。更具體地說，本發明涉及內容可尋址存儲器的高速、低功率存儲器單元的設計。
背景技術：
：在諸如隨機存取存儲器(RAM)等常規存儲器系統中，二進位數(位)存儲在存儲器單元中，並由指定與存取位置相關聯的線性地址的處理器存取。為確保適當的處理器控制，存取存儲器的每次操作必須聲明存儲器單元的地址，這是存取指令的一部分。常規存儲器系統未很好地設計用於基於內容的搜索。常規RAM中基於內容的搜索需要由微處理器控制的基於軟體的算法搜索。許多存儲器存取操作需要執行搜索。為此，在常規RAM中的搜索既不快，而且在使用處理器資源方面效率也不高。為克服這些不當之處，已開發了一種稱為內容可尋址存儲器(CAM)的關聯存儲器系統。CAM允許根據單元內容引用單元。由於此特性的原因，CAM最早應用於諸如高速緩衝存儲器子系統等查表實現中，並且現在快速應用於連網系統中。CAM最有價值的特性是其將在多個位置上的搜索作為單次操作執行的能力，搜索中會比較搜索數據(也稱為"搜索關鍵字")與CAM內存儲的數據。一般情況下，搜索關鍵字載入到搜索線中，並與CAM中存儲的字進行比較。在搜索操作期間，與每個存儲字相關聯的匹配或不匹配信號會在匹配線上生成，指示搜索關鍵字是否與存儲的字匹配。CAM在單元陣列中存儲數據，這些單元一般為基於SRAM的單元或基於DRAM的單元。直至最近以來，基於SRAM的CAM單元由於其實現更簡單而一直是最常見的單元。然而，基於SRAM的單元比基於DRAM的單元需要更多的電晶體。因此，基於SRAM的CAM具有比基於DRAM的CAM低得多的封裝密度。圖1中顯示了典型的CAM方框圖。CAM10包括以行和列方式排列的CAM單元(未顯示)存儲器陣列25。行中預定數量的CAM單元存儲數據字。地址解碼器17用於選擇CAM陣列25內的任一行，以允許數據寫入或讀出選定行。諸如位線、列選擇器件和字線驅動器等數據存取電路位於陣列25內，以便將數據傳入和傳出陣列25。在CAM陣列25旁用於每行CAM單元的是匹配線感測電路(未顯示)，這些電路在搜索操作期間用於輸出結果，指示搜索關鍵字與行中存儲字的成功或不成功匹配。所有行的結果由優先編碼器22處理，以輸出對應於匹配字位置的地址(匹配地址)。匹配地址在由匹配地址輸出塊19輸出前存儲在匹配地址寄存器18中。數據通過數據輸入/輸出塊11和不同的數據寄存器15寫入陣列25中。數據通過數據輸出寄存器23和數據輸入/輸出塊11從陣列25中讀出。CAM的其它組件包括控制電路塊12、標誌邏輯塊13、不同的控制和地址寄存器16以及刷新計數器20。正如本領域的技術人員將明白的，可結合圖l選擇地使用JTAG塊和電壓電源(voltage5supply)生成塊。圖2顯示典型的CAM陣列25的分層視圖。CAM陣列25包括CAM單元30和匹配線感測電路塊26。CAM陣列25的CAM單元30以行和列方式排列。行的CAM單元30連接到公共匹配線MLi、字線WLi和地線或尾線TLi;列的CAM單元30連接到一公共對搜索線SLjb/SLj和一公共對位線BLj/BLjb，其中i是介於0與n之間的整數值，並且j是介於0與m之間的整數值。在CAM陣列25旁用於每行的是匹配線感測電路塊26。匹配線感測電路塊26包括連接到相應匹配線MLi和尾線TLi的一個匹配線感測電路27。MLi和TLi均在搜索操作期間用於輸出匹配信號ML_0UT0到MLJ)UTn，指示搜索關鍵字與存儲字的成功或不成功匹配。匹配線MLi和尾線TLi連接到其相應的匹配線感測電路27，並且用於一些實現的尾線TLi可選擇性或永久性接地。雖然圖中未顯示，但匹配線感測電路27也接收控制信號以控制其操作，並且本領域的技術人員將理解，此類控制信號是電路正確操作所必需的。在匹配線和尾線連接到行中的每個CAM單元時，同一行中的大部分單元不匹配將導致MLi與TLi之間更快的電壓差變化。只有少數幾個CAM單元不匹配將消耗更少的電流，並導致慢得多的電壓差變化。存在若干已知的CAM單元方案。"內容可尋址存儲器核單元研究"("ContentAddressableMemoryCoreCells.Asurvey，，byKennethJ.SchultzpublishedintheVLSIjournalofINTEGRATION23(1997)pp.171-188)是一個包括了幾個此類方案說明的良好資料來源，其內容通過引用結合於本文。圖3A中顯示了此類現有技術方案中被認為是最相關，但仍極為不同的方案。此方案是如2001年11月20日發布的美國專利No.6，320，777所述的典型基於三態DRAM的CAM單元30，該專利內容也通過引用結合於本文。單元30具有比較電路，該電路包括n溝道搜索電晶體31，該電晶體在匹配線ML與尾線TL之間和n溝道比較電晶體32串聯。搜索線SLb連接到搜索電晶體31的柵極。存儲電路包括n溝道存取電晶體33，該電晶體的柵極連接到字線WL，並在位線BL與單元板電壓電勢VCP之間和電容器34串聯。電荷存儲節點CELL1連接到比較電晶體32的柵極，以根據電容器34中存儲的電荷導通或截止電晶體32，S卩，CELL1為邏輯"1"或邏輯"0"。其餘電晶體和電容器為另一半三態數據位複製電晶體31、32、33和電容器34，並且連接到對應的線SL和BLb，並提供用於支持三態數據存儲。如表l中所示，它們一起可存儲表示邏輯"1"、邏輯"0"或"無關"的三態值。三態值CELL1CELL2001110"無關"00表l在現有技術的一些匹配線感測方案中，每條匹配線最初預充電為高到滿VDD電源。如果其存儲字的內容與搜索關鍵字不匹配，即失配，則匹配線將通過電晶體31、21的溝道放電到地，但如果存儲字匹配搜索關鍵字則將保持在V。D電平。每個匹配線電壓電平由匹配線感測電路感測，該電路生成匹配線電壓電平與參考電壓電平的比較結果。感測方案的其它變化也為人所熟知。然而，通常匹配線電壓電平在發生不匹配時變化，因為它將放電到地或V。。電平。在匹配的情況下，匹配線不放電，並且匹配線電壓電平不改變。尾線TL一般接地。由於n溝道電晶體具有更高效率，因此，所有電晶體趨向於為n溝道而不是p溝道。上面提到的發布的美國專利No.6，320，777中詳細描述了三態DRAM單元的操作說明。圖3B顯示傳統的基於SRAM的三態CAM單元。兩個存儲器單元SRAM單元1和SRAM單元2分別在三態CAM單元的P側和Q側上提供。SRAM單元1在其一個節點提供作為輸出的信號SNP，該信號在圖3B中提供到電晶體M2的柵極。SRAM單元2在其一個節點提供作為輸出的信號SNQ，該信號在圖3B中提供到電晶體M4的柵極。電晶體Ml和M2在ML與TL之間串聯，並用於執行與P側上SRAM單元1相關的搜索操作。電晶體M3和M4在ML與TL之間串聯，並用於執行與Q側上SRAM單元2相關的搜索操作。電晶體對M1、M2和M3、M4構成兩個所謂的搜索棧_每對分別提供為P和Q側的搜索棧。圖3B中的單元操作如下。信息根據下面的表2存儲在單元中。注意，數據如表中所示編碼用於搜索棧的正確操作。tableseeoriginaldocumentpage7表2:用於圖3B中CAM單元的三態數據真值表在搜索操作前，通過使用熟知和理解的技術已將數據寫入CAM單元。通過將搜索關鍵字信息放到搜索線(SL)上而啟動搜索。單元排列成，在存儲數據與搜索數據之間的比較得出匹配時，單元任一側(P側或Q側)都不經由Ml和M2或M3和M4產生匹配線(ML)與尾線(TL)之間的導電通路。然而，如果存在不匹配，則單元的至少一個搜索棧將可傳導，並將使ML電壓等於TL電壓電平。感測方案可以許多不同的方式構建，並且其主要功能是確定存儲數據與搜索關鍵字之間是否存在匹配，以及在不匹配時提供ML與TL之間的導電通路。在單個ML上放置的CAM單元越多，CAM密度越大，需要的感測放大器就越少。然而，由於隨同一ML上單元數量成比例增加的累積寄生電容的原因，性能會受影響。在集成CAM設計中一個重大的問題是在搜索操作期間處理ML的大電容。這在三個方面提出了問題。首先，搜索操作的速度一般受限於在感測到指示是否存在導電通路時ML電壓電平可改變得有多快。此速度與ML寄生電容值和匹配線與尾線之間導電通路的電流成比例。ML到TL電壓以形成V伏的電壓差，在ML與TL之間具有電容C和導電通路電流I所需的時間t表示為t=CV/I。通過將匹配線分段成更小的部分可能降低ML電容，如2003年6月23日發布，授予Kim等人的美國專利No.6，584，003中所述，該專利通過引用結合於本文。然而，由於需要另外的感測電路，因此這個ML電容降低會以矽面積為代價。第二，搜索操作期間的大約功率預算可預期為大約40%SL功率、40%ML功率和20%外圍電路功率。注意，搜索操作功率遠遠大於CAM晶片的最大動態功耗。由於ML功率與Cff成比例，因此ML電容的任何降低均將直接降低搜索功耗的匹配線部分。第三，由於所有匹配線感測放大器在搜索操作期間同時被激活，因此產生了巨大的功率尖峰。由於這會導致嚴重的電軌噪聲，甚至電力網崩潰，因此這可能特別麻煩。ML電容具有來自以下每個分量的成分ML的連線電容；以及M1、M2、M3和M4的源極與漏極電容，它們每個又由多個分量組成。後者也將根據應用為搜索關鍵字的數據模式而改變。實際上，發現最壞情況的ML電容發生在搜索線之一為高時。如上所述，CAM單元為人所熟知的是多達兩個電晶體直接連接到匹配線，每個電晶體對匹配線電容有影響。一般在兩個搜索棧中提供多達四個電晶體，每個用於存儲器單元的一側。此類CAM單元例如在以下三個參考中有描述2002年11月19日授予V.Lines等人(MosaidTechnologiesInc.)的美國專利No.6，483，733;1999年9月7日授予N.B.Threewitt(CypressSemiconductorCorporation)的美國專利No.5，949，696;以及2002年7月9日授予Srinivasan等人(NetLogicMicrosystems,Inc.)的美國專利No.6，418，042。2000年11月28日授予Nataraj等人(NetLogicMicrosystems,Inc.)的美國專利No.6，154，384描述了一種三態內容可尋址存儲器單元，其包括第一存儲器單元、比較電路、第二存儲器單元和屏蔽電路。'384專利的比較電路與前面所述的專利不同，不在兩個棧中使用四個電晶體。相反，它包括執行比較功能的三個電晶體，從而稍微降低了匹配線電容。然而，需要進一步降低匹配線電容，以便提高速度並降低功耗和噪聲。因此，希望提供一種三態CAM單元，其為匹配線與尾線之間的導電通路提供降低的匹配線電容和增大的電流。
發明內容本發明目的是消除或減輕以前三態CAM單元的至少一個缺點。本發明的目的是提供一種改進的三態CAM單元，其至少產生更低匹配線電容和更大導電通路電流之一。這又轉換成CAM集成電路的更高速度、更低功率和更低噪聲。本發明將描述降低匹配線電容和增大導電通路電流的一些電路技術。IC的提高的速度和降低的功率將與這些改進直接成比例。包括CAM的任一存儲器設計的一個重要目標是將單元大小(電晶體數和幾何形狀)保持為提供有效矽面積利用所需的最小值。本發明的實施例引入了幾種新穎的單元方案，這些方案與已知方案相比涉及更高的電晶體數，但大大降低了ML電容和增大了導電通路電流。這又產生了更佳的搜索性能，因而需要更少的支持電路，並實現功率更低、速度更快的操作。在第一方面，本發明提供一種三態內容可尋址存儲器(CAM)單元，它具有位線、第一和第二搜索線、字線、匹配線、尾線以及第一和第二存儲器單元。所述內容可尋址存儲器單元包括比較電路，用於從第一和第二存儲器單元接收存儲數據，並從所述搜索線接收搜8索數據。所述比較電路響應所述搜索數據執行所述存儲數據與所述搜索數據的比較，並在所述比較產生不匹配條件時提供放電信號。內容可尋址存儲器單元還包括單匹配線電晶體，用於響應放電信號將匹配線連接到尾線。所述比較電路可包括用於驅動柵極電壓電平控制節點的上拉部分和用於對所述柵極電壓電平控制節點放電的放電部分，所述放電信號在柵極電壓電平控制節點提供。所述單匹配線電晶體可具有連接到所述柵極電壓電平控制節點以接收所述放電信號的柵極端子。所述單匹配線電晶體可為n型，並具有連接到所述匹配線的漏極端子和連接到所述尾線的源極端子。許多實施例將相對於此情況進行論述。在一個實施例中，所述上拉部分可包括第一和第二n型上拉電晶體，第一n型上拉電晶體將第一搜索線連接到所述柵極電壓電平控制節點，且第二n型上拉電晶體將第二搜索線連接到所述柵極電壓電平控制節點。第一n型上拉電晶體可具有用於從第一存儲器單元接收存儲數據的柵極端子，並且第二n型上拉電晶體可具有用於從第二存儲器單元接收存儲數據的柵極端子。所述放電部分可包括在所述柵極電壓電平控制節點與諸如地或V^等電壓電源之間彼此串聯的第一和第二n型放電電晶體。在該情況下，第一n型放電電晶體可具有用於從第一存儲器單元接收存儲數據的柵極端子，並且第二n型放電電晶體可具有用於從第二存儲器單元接收存儲數據的柵極端子。在另一實施例中，所述上拉部分可包括具有兩個分支的上拉搜索棧，每個分支將所述柵極電壓電平控制節點連接到電壓電源。每個分支可包括一對串聯的P型電晶體，其中一個分支在所述P型電晶體的柵極端子接收來自第一搜索線的數據和來自第一存儲器單元的存儲數據，並且另一分支在所述P型電晶體的柵極端子接收來自第二搜索線的數據和來自第二存儲器單元的存儲數據。在又一實施例中，所述上拉部分可還包括上拉預充電電晶體，用於響應預充電信號將所述電壓電源連接到所述上拉搜索棧。在又一實施例中，所述放電部分可包括具有兩個分支的放電搜索棧，每個分支將所述柵極電壓電平控制節點連接到電壓電源。每個分支可包括一對串聯的n型電晶體，其中一個分支在所述n型電晶體的柵極端子接收來自第二搜索線的數據和來自第一存儲器單元的存儲數據，並且另一分支在所述n型電晶體的柵極端子接收來自第一搜索線的數據和來自第二存儲器單元的存儲數據。在另一實施例中，所述放電部分可包括單放電電晶體，用於響應預充電信號將所述柵極電壓電平控制節點連接到諸如地或Vss等電壓電源。在又一實施例中，所述單匹配線電晶體可為p型，並具有連接到所述柵極電壓電平控制節點以接收所述放電信號的柵極端子。所述上拉部分可包括在所述柵極電壓電平控制節點與電壓電源之間彼此串聯的第一和第二P型上拉電晶體。第一P型上拉電晶體可具有用於從第一存儲器單元接收存儲數據的柵極端子，並且第二P型上拉電晶體可具有用於從第二存儲器單元接收存儲數據的柵極端子。所述放電部分可包括第一和第二P型放電電晶體，第一p型放電電晶體將第一搜索線連接到所述柵極電壓電平控制節點，並且第二p型放電電晶體將第二搜索線連接到所述柵極電壓電平控制節點。第一P型放電電晶體可具有用於從第一存儲器單元接收存儲數據的柵極端子，並且第二P型放電電晶體具有用於從第二存儲器單元接收存儲數據的柵極端子。第一和第二存儲器單元可為SRAM單元或DRAM單元。在另一方面，本發明提供一種具有匹配線的三態內容可尋址存儲器單元，所述CAM單元具有比較電路，用於響應存儲數據與搜索數據之間的比較而提供比較結果信號；以及單電晶體，用於響應所述比較結果信號被斷言而將所述匹配線連接到放電節點。在結合附圖查看以下本發明具體實施例的說明中，本領域的技術人員將明白本發明的其它方面和特性。現在將僅通過示例方式，參照附圖描述本發明的實施例，其中圖1顯示典型CAM的方框圖；圖2顯示典型CAM陣列的分層視圖；圖3A顯示使用DRAM存儲器單元的常規基本三態CAM單元；圖3B顯示使用SRAM存儲器單元的常規基本三態CAM單元；圖4顯示根據本發明一個實施例具有降低的ML電容的三態CAM單元方框圖；圖5顯示根據本發明一個實施例具有降低的ML電容的三態CAM單元；圖6顯示通過使用PMOS實現，根據本發明另一實施例具有降低的ML電容的三態CAM單元；圖7顯示通過使用CMOS實現，根據本發明另一實施例具有降低的ML電容的三態CAM單元；圖8顯示通過使用帶預充電的CMOS實現，根據本發明另一實施例具有降低的ML電容的三態CAM單元；以及圖9顯示通過使用帶簡化預充電的CMOS實現，根據本發明另一實施例具有降低的ML電容的三態CAM單元。具體實施例方式本發明一般提供一種三態內容可尋址存儲器(CAM)單元，用於在不匹配情況下提供降低或最小化的匹配線(ML)電容和增大匹配線與尾線之間的電流。CAM單元的速度一般與其ML電容成反比，與電流成正比。常規三態CAM單元具有許多匹配線電晶體，一般為四個，每個電晶體對匹配線電容均有影響。根據本發明實施例的三態CAM單元在CAM單元的匹配線與地線或尾線之間具有單匹配線電晶體。單匹配線電晶體響應來自比較電路的放電信號而將匹配線連接到尾線。比較電路可分成用於驅動柵極電壓電平控制節點的上拉部分和用於對柵極電壓電平控制節點放電的放電部分，放電信號在柵極電壓電平控制節點提供。這些實施例為每個部分提供有不同的電晶體配置，每個具有不同的特徵。在此說明中，術語n型、n溝道和NMOS將交互使用。類似地，術語p型、p溝道和PMOS將交互使用。正如本領域的技術人員所熟知的一樣，術語"尾線"將在本文用於表示地線或尾線。在此說明中，CAM單元的P側和Q側將分別指第一存儲器單元和第二存儲器單元。SLP將在本文用於表示第一搜索線的數據，並且SLPb將在本文用於表示第一搜索線的數據補數。SNP將用於表示第一存儲器單元的存儲數據，並且SNPb將用於表示第一存儲器單元的存儲數據補數。SLQ將在本文用於表示第二搜索線的數據，並且SLQb將在本文用於表示第二搜索線的數據補數。SNQ將用於表示第二存儲器單元的存儲數據，並且SNQb將用於表示第二存儲器單元的存儲數據補數。這些標籤每個均顯示在圖中，並相對於圖進行描述。術語"柵極電壓電平控制節點"和"節點NX"(或"NX節點")將在本文交互使用，以表示控制匹配線電晶體柵極電壓電平的CAM單元內部節點。此節點或者可稱為輸出節點，因為它提供由CAM單元在內部使用的輸出。術語V^將用於表示地節點、地軌或只是電接地。術語VDD將用於表示電源電壓、電源節點、電源電軌或只是電軌。本發明的實施例提供了具有匹配線的三態內容可尋址存儲器單元。該CAM單元包括比較電路，用於響應存儲數據與搜索數據之間的比較提供比較結果信號。該CAM單元還包括單電晶體，用於響應比較結果信號被斷言而將匹配線連接到放電節點。圖4顯示根據本發明一個實施例具有降低的ML電容的三態CAM單元方框圖。在圖4中，存儲器單元電路已忽略，以便簡化三態CAM單元的圖示。然而，本領域的技術人員可輕鬆理解必需的連接。此類連接也相對於圖5進行描述。在圖4中，提供了根據本發明一個實施例的三態CAM單元100，該單元具有搜索和比較電路102和單匹配線電晶體104。單匹配線電晶體連接在匹配線ML與尾線TL之間。在本文所述的所有實施例中的尾線TL都可作為單獨的線提供；或者，它可接地或連接到VDD。單匹配線電晶體104的柵極連接到節點NX。搜索和比較電路102提供搜索和比較功能，並連接到在圖4中顯示為節點NX的柵極電壓電平控制節點以及如圖所示連接到V。d和Vss。搜索和比較電路102可描述為控制電路或邏輯電路，控制匹配線電晶體104的激活。換而言之，比較電路102基於存在的匹配或不匹配，提供放電信號以控制匹配線電晶體。如上所述，通常在發生不匹配時匹配線電壓電平會改變，這是因為匹配線電晶體在不匹配的情況下會導通。因此，在不匹配條件下，比較電路102提供放電信號到匹配線電晶體104的柵極。放電信號對於n型電晶體104可作為高信號提供，並且對於P型電晶體104可作為低信號(即地)提供。在匹配情況下，匹配線與尾線不均衡，並且匹配線電壓電平不改變。這適用於本文論述的所有實施例。換而言之，本發明提供一種三態內容可尋址存儲器(CAM)單元，它具有位線、第一和第二搜索線、字線、匹配線、尾線以及第一和第二存儲器單元。內容可尋址存儲器單元包括比較電路，用於從第一和第二存儲器單元接收存儲數據，並從搜索線接收搜索數據。比較電路響應搜索數據執行存儲數據與搜索數據的比較，並在比較產生不匹配條件時提供放電信號。內容可尋址存儲器單元還包括單匹配線電晶體，用於響應放電信號將匹配線的電壓連接到尾線。最好是搜索和比較電路102包括上拉部分106和放電部分108。一般情況下，CAM單元不同時包括放電和上拉部分，即，元件全部為放電元件。通常且在適當條件下，上拉部分將節點NX上拉到正電源電壓，例如VDD;放電部分或下拉部分對節點NX放電，或者將節點下拉到Vss。比較電路可包括用於驅動柵極電壓電平控制節點的上拉部分和用於對柵極電壓電平控制節點放電的放電部分，放電信號在柵極電壓電平控制節點提供。單匹配線電晶體可具有連接到柵極電壓電平控制節點以接收放電信號的柵極端子。正如後面將更詳細描述的一樣，在本發明的實施例中，上拉部分106可包括連接在節點NX與VDD之間的多個上拉電晶體，並且放電部分108可包括連接在節點NX與Vss之間的多個放電電晶體。從另一角度來解釋，圖4所述的通用實施例包括連接在ML與TL之間的單個器件，用於將匹配線的電壓連接到尾線，由此降低或最小化ML電容和增大電流。如上所述，ML電容由匹配線金屬跡線(track)的電容和連接到ML的任何器件的電容組成。由於在任一替代方案中匹配線金屬跡線的電容始終存在，因此應考慮由器件作用的其餘電容的不同之處。在圖4所示的情況下，其餘ML電容是單個器件的電容，這不同於常規CAM單元中多個器件的電容。在CAM核中，電晶體趨向於具有最小寬度W和長度L，即，它們趨向於佔用最小面積。只將第一階效應考慮進去，L可保持為由技術確定的最小值，因為降低L有兩個正面效應電流增大；以及電晶體的柵極_源極和柵極_漏極電容降低。保持L最小值將也有三個負面效應電晶體漏極阻抗降低；電晶體源極-漏極電容增大；以有源極-漏極漏電流增大。類似地，保持W為最小值將具有正面效應(電晶體的所有電容分量降低)和負面效應(電流降低)。所有這些效應對單元上拉和放電部分中的電晶體性能不會有關鍵性的影響。因此，這些電晶體的W和L趨向於為最小值。然而，對於匹配線電晶體，這些效應的影響至關重要。為此，匹配線電晶體的W和L經常要最優化。最佳尺寸將由過程特性而不是示意性實現確定。要理解的是，在本文所述的所有實施例中，上拉和下拉電晶體的尺寸通常將為過程約束確定的最小值，並且對於同一過程中CAM單元的所有示意性實現，匹配線電晶體大小將具有相同的趨勢。因此，在同一過程中實現的兩個CAM單元佔用的矽面積不同之處將更快地由電晶體數而不是電晶體尺寸確定。在現有技術中，三態CAM單元一般已提供成更低的電流通過連接到匹配線的器件(如圖3B中的M1、M2、M3和M4)。另外，此更低的電流附帶有更高的電容。另一方面，本發明的實施例尋求最小化電容，同時增大通過連接到匹配線的器件的電流。假設在電流和電容單位方面定義了現有技術三態CAM單元布置。隨後，假設直接或間接連接到ML的每個電晶體為作用1個常規電容單位(分別為2個電晶體-2個單位)。如本發明實施例中一樣，在兩條線(或一條線與地)之間有l個電晶體將消耗l個電流單位，而如現有技術中串聯的2個電晶體將消耗僅1/2個電流單位。本發明的設計目標是增大電流和降低電容，同時盡力保持儘可能少的電晶體並節省晶片面積。這又將使ML感測速度增快，而無需另外的矽面積或功耗。圖5顯示根據本發明一個實施例具有降低的ML電容的三態CAM單元。單匹配線電晶體104是單n型器件IIO，並具有連接到匹配線的漏極端子和連接到尾線的源極端子。n型電晶體IIO在存儲數據與搜索線數據不匹配的情況下導通。柵極電壓電平控制節點或節點NX定義在匹配線電晶體104的柵極處。上拉部分106包括兩個並聯的n型上拉電晶體112和114。第一個n型上拉電晶體112的柵極提供有SNP信號，而漏極連接到SLP，源極連接到節點NX。第二個n型上拉電晶體114的柵極提供有SNQ信號，而其漏極連接到SLQ，其源極連接到節點NX。放電部分108包括兩個串聯的n型放電電晶體122和124。第一個n型放電電晶體122的漏極連接到節點NX，而其柵極連接到SNPb節點，其源極連接到第二個n型放電電晶體124的漏極。第二個n型電晶體124的柵極連接到SNQb信號，而其源極連接到Vss。柵極電壓電平控制節點或節點NX可描述為位於電晶體112U14和122共用漏極/源極端子處的節點。在搜索操作期間，數據應用到搜索線SLP和SLQ，並經過與112、114、122和124相關聯的邏輯，並在節點NX上產生適當的中間信號。如果存儲數據與搜索關鍵字匹配，則將在NX上出現低電壓電平，導致跨匹配線電晶體110的不導電通路。如果存在不匹配，則中間節點NX達到高，並且存在跨電晶體110的導電通路。放電電晶體122和124是必需的，因為在存儲在單元中的三態"無關"的情況下，低信號被應用到上拉電晶體112和114的柵極，並且節點NX由於無下拉部分而保持浮動。為此，需要NX經122和124拉低。換而言之，基於跨匹配線電晶體110存在導電還是不導電通路，可檢測是否發生了匹配，而這又由在節點NX上出現的中間信號電平確定。電晶體112和122可分別視為用於單元P側的搜索電晶體和比較電晶體。類似地，電晶體114和124可分別視為用於單元Q側的搜索電晶體和比較電晶體。以另一種方式解釋圖5實施例的一些方面，上拉部分可包括第一和第二n型上拉電晶體，第一n型上拉電晶體將第一搜索線連接到柵極電壓電平控制節點，並且第二n型上拉電晶體將第二搜索線連接到柵極電壓電平控制節點。第一n型上拉電晶體可具有用於從第一存儲器單元接收存儲數據的柵極端子，並且第二n型上拉電晶體可具有用於從第二存儲器單元接收存儲數據的柵極端子。放電部分可包括在柵極電壓電平控制節點與電壓電源之間彼此串聯的第一和第二n型放電電晶體，這種情況下，第一n型放電電晶體可具有用於從第一存儲器單元接收存儲數據的柵極端子，並且第二n型放電電晶體可具有用於從第二存儲器單元接收存儲數據的柵極端子。在圖5所示實施例中，使用如標準SRAM中的寫操作，將數據存儲在單元中。注意，在本發明的此實施例中，使用SRAM單元兩側的信息，而不是如現有技術中只使用一側的。由於通常單元越對稱，單元的抗擾度就越佳，並且讀和寫的餘量得到更佳的均衡，因此這可轉為優勢。注意，雖然相對於SRAM存儲器單元描述了實現，但本發明的實施例也可用DRAM存儲器單元或任一其它合適類型的存儲器單元實現。在圖5的實現中，與常規實現相比，電流被最大化(如前面定義的1個單位)，而電容被最小化(也為1個單位)。比較圖3B中的現有技術解決方案和圖5中本發明的可能實施例之一，可以看到，現有技術方案在最壞情況下可有多達3個電晶體連接到ML。電晶體Ml和M3直接連接，並且在SLP/SLQ承載三態"1"或三態"0"時，M2或M4之一通過傳導Ml或M3連接。這意味著，現有技術方案中由電晶體引入的ML電容部分按常規可測量為3個單位。在圖5方案中，只有一個電晶體連接到ML，因此只收集到1個單位的電容。比較電流，可輕易看到，在現有技術情況下，由於只有一對串聯電晶體可同時導電(Ml-M2對或M3-4對)，因此它只是1/2個單位。圖5中用於本發明的方案或實施例將能夠提取1個單位的電流，因為只有一個電晶體在ML與TL之間導電，而不是串聯的電晶體鏈。比較判定的結果是本發明中提供的方案趨向於具有大約2倍的電流和1/3倍的電容。當然，這帶來的代價是更高的電晶體數新單元具有l個附加電晶體。然而，它不一定意味著新單元將佔用更多面積。現有技術方案具有4個匹配線電晶體，而新方案只有1個，並且那些是具有優化而不一定是最小W和L的器件。因此，新單元具有4個最小大小的器件和l個非最小大小、可能更大的器件，而現有技術方案具有4個更大的器件。在比較其它現有技術CAM單元方案與本發明其它實施例時，可使用同一方法。此設計的優點在於，即使它比諸如圖3B中的常規三態CAM單元設計需要一個額外的電晶體，但由於根據本發明實施例只有一個電晶體連接到ML，因此ML電容現在也將大大降低。因此，除匹配線金屬跡線電容外，ML電容的其餘部分只由單匹配線電晶體110確定，不同於在某些現有技術實現中由四個電晶體組合確定。通過使iio變小，有可能針對給定過程將ML電容最小化。在ML與TL之間具有單個器件與具有層疊器件相比是一個改進。以如圖2中所示方式實現如圖5中的多個三態CAM單元時，在單元的節點NX有可能觀測到稱為弱"l"的現象。多個三態CAM單元共享SLP和SLQ線時，會出現弱"1"。由於這些單元連接到全部並聯的搜索線，因此搜索線驅動器可能過載，並且在連接到同一搜索線的所有單元的節點NX可觀測到稍低於VDD的電壓。在節點NX的電壓電平低於VDD時，它可描述為弱"l"，相對於在節點NX的電壓電平為VDD時的強"1"。其它實施例中的一些設計變化將解決弱"l"問題。圖6到圖9顯示本發明的不同實施例。每個備選實施例顯示用於上拉和放電部分的不同配置。在不同的單元實現中有不同數量的電晶體，並且在實現中PMOS和NMOS器件的數量也不同。變化可使某些實現對用於某些過程有或多或少的吸引力(例如在DRAM過程中，經常最好是只有一種類型的器件PMOS或NMOS以獲得更高的密度)。圖5所示的主要實現具有最小數量的電晶體；根據設計目標的其它實現具有更多電晶體，但能夠提供有時希望的強"l"信號。注意，在圖6到圖9的每個圖中，SRAM單元未顯示以便簡化圖，但節點和信號的標記對應於圖5中的標記。雖然本文描述的是SRAM和DRAM存儲器單元，但本領域的技術人員要理解，可使用任一類型的易失性或非易失性存儲器，如EPROM、FLASH等。圖6顯示使用p型或PMOS實現，根據本發明另一實施例具有降低的ML電容的三態CAM單元。圖6可視為實現有p溝道電晶體，倒置形式的圖5單元。在此實現中，單匹配線電晶體104是p型器件210，其源極連接到ML，並且其漏極連接到TL。上拉部分106包括兩個串聯的P型上拉電晶體212和214。第一p型上拉電晶體212其源極連接到VDD電源，其柵極連接到SNP節點，並且其漏極連接到第二p型上拉電晶體214的源極。第二p型上拉電晶體214其柵極連接到SNQ節點，並且其漏極連接到節點NX。放電部分108包括並聯的兩個P型放電電晶體222和224。第一p型放電電晶體222其漏極連接到節點NX，其源極連接到SLPb，並且其柵極連接到SNPb。第二p型放電電晶體224其漏極連接到節點NX，其源極連接到SLQb，並且其柵極連接到SNQb。使用真值表(表2)並記住它，類似於所有其它實現，在匹配的情況下TL與ML之間不得有導電通路，而在不匹配的情況下必須存在導電通路，可以理解圖6中的實施例或方案的功能性。在存儲在單元中的三態"無關"的情況下，節點NX可能不浮動，並且這正是上拉部分106的使用目的。重要的是還要注意，在此實現中SRAM單元負載I平衡，正如圖5的方案中一樣。通常，對於本領域的技術人員，圖6中實施例或方案的操作是顯而易見的。以另一種方式解釋圖6實施例，單匹配線電晶體可為p型，並具有連接到柵極電壓電平控制節點以接收放電信號的柵極端子。上拉部分可包括在柵極電壓電平控制節點與電壓電源之間彼此串聯的第一和第二P型上拉電晶體。第一P型上拉電晶體可具有用於從第一存儲器單元接收存儲數據的柵極端子，並且第二P型上拉電晶體可具有用於從第二存儲器單元接收存儲數據的柵極端子。放電部分可包括第一和第二P型放電電晶體，第一P型放電電晶體將第一搜索線連接到柵極電壓電平控制節點，並且第二P型放電電晶體將第二14搜索線連接到柵極電壓電平控制節點。第一P型放電電晶體可具有用於從第一存儲器單元接收存儲數據的柵極端子，並且第二P型放電電晶體具有用於從第二存儲器單元接收存儲數據的柵極端子。圖7顯示使用全CMOS柵極實現，根據本發明另一實施例具有降低的ML電容的三態CAM單元。此實現在節點NX提供強"l"，因為使用的p型器件提供全V。D電壓電平到節點NX，而圖5的n溝道器件將節點NX連接到搜索線，在搜索線，電壓電平可能不象在搜索線驅動器過載情況下的VDD—樣高。作為一種折衷，圖7所示的實施例與圖5實施例相比，需要四個額外的電晶體。在圖7中，單匹配線電晶體104是n型器件310。上拉部分106包括四個P型上拉電晶體312、314、316和318，這些電晶體可總稱為具有兩個分支的上拉搜索棧。第一p型上拉電晶體312其源極連接到VDD，其柵極連接到SLQb，並且其漏極連接到第二p型上拉電晶體314的源極。第二p型上拉電晶體314其柵極連接到SNQb，並且其漏極連接到節點NX。第三p型上拉電晶體316其源極連接到VDD，其柵極連接到SLPb，並且其漏極連接到第四P型上拉電晶體318的源極。第四p型上拉電晶體318其柵極連接到SNPb，並且其漏極連接到節點NX。圖7的放電部分108包括四個n型放電電晶體322、324、326和328，這些電晶體可總稱為具有兩個分支的下拉或放電搜索棧。第一n型放電電晶體322其漏極連接到節點NX，其柵極連接到SLQb，並且其源極連接到第二n型放電電晶體324的漏極。第二n型放電電晶體324其柵極連接到SNPb，並且其源極連接到Vss。第三n型放電電晶體326其漏極連接到節點NX，其柵極連接到SLPb，並且其源極連接到第四n型放電電晶體328的漏極。第四n型放電電晶體328其柵極連接到SNQb，並且其源極連接到Vss。類似於所有前面的實現，圖7中實施例或方案的操作由同一真值表(表2)的邏輯確定，反映了電晶體310在匹配情況下不導電以及在不匹配情況下導電的事實。類似地，上拉部分功能是防止節點NX浮動。正如對所有前面實現一樣，本領域的技術人員應理解操作。因此，圖7的實施例可描述為如下情況上拉部分可包括具有兩個分支的上拉搜索棧，每個分支將柵極電壓電平控制節點連接到電壓電源。每個分支可包括一對串聯的P型電晶體，其中一個分支在P型電晶體的柵極端子接收第一搜索線的數據和第一存儲器單元的存儲數據，並且另一分支在P型電晶體的柵極端子接收第二搜索線的數據和第二存儲器單元的存儲數據。圖7實施例中還顯示了放電部分可包括具有兩個分支的放電搜索棧，每個分支將柵極電壓電平控制節點連接到電壓電源。每個分支可包括一對串聯的n型電晶體，其中一個分支在n型電晶體的柵極端子接收第二搜索線的數據和第一存儲器單元的存儲數據，並且另一分支在n型電晶體的柵極端子接收第一搜索線的數據和第二存儲器單元的存儲數據。圖8顯示使用帶預充電的CMOS柵極實現，根據本發明另一實施例具有降低的ML電容的三態CAM單元。此實施例通過提供預充電柵極電路，減少CMOS實現中的電晶體數而改進設計。在圖8中，單匹配線電晶體104是n型或NM0S器件410。上拉部分106包括四個PMOS或p型上拉電晶體312、314、316和318以及上拉預充電電晶體412。諸如p型預充電電晶體的上拉預充電電晶體412其源極連接到V。D，其柵極連接到承載預充電信號的節點PRE，並且其漏極連接到第一p型上拉電晶體312的源極。預充電信號是一個脈衝，在預15充電階段中或在搜索操作之間具有邏輯值"l"(高)，以及在比較存儲數據與搜索關鍵字時搜索操作期間具有邏輯值"0"(低)。脈衝要具有"1"和"0"階段的足夠持續時間，以便節點NX可完全放電到地或完全上拉到VDD。第一p型上拉電晶體312其柵極連接到SLQb，並且其漏極連接到第二P型上拉電晶體314的源極。第二p型上拉電晶體314其柵極連接到SNQb，並且其漏極連接到節點NX。第三p型上拉電晶體316其源極連接到預充電上拉電晶體412的漏極，其柵極連接到SLPb，並且其漏極連接到第四p型上拉電晶體318的源極。第四P型上拉電晶體318其柵極連接到SNPb，並且其漏極連接到節點NX。在圖8中，放電部分108包括單n型放電電晶體422。該n型放電電晶體422其源極連接到V^，其柵極連接到PRE節點，並且其漏極連接到NX節點。因此，可以說在圖8的實施例中，上拉部分還包括上拉預充電電晶體，用於響應預充電信號將電壓電源連接到上拉搜索棧。圖8中的實施例比前面圖5-7中的實施例具有更少的電晶體。然而，圖8中的實施例需要預充電階段才可正常操作。上拉部分中的預充電電晶體412需要將上拉部分與VDD斷開，以便它保持截止，並保證在預充電階段期間它無法將NX節點上拉。放電部分中的預充電電晶體422確保在上拉部分中進行信號比較時，節點NX被釋放，並在檢測到不匹配時可被上拉。隨後，在比較完成並且匹配線感測放大器已感測到ML信號電平時，電晶體422將節點NX下拉回Vss(預充電NX節點)，為單元準備下一搜索操作。在預充電階段期間，搜索關鍵字可應用到312-316的柵極。通常，對於本領域的技術人員，圖8中實施例或方案的操作應是顯而易見的。圖9顯示使用帶簡化預充電的CMOS柵極方案，根據本發明另一實施例具有降低的ML電容的三態CAM單元。在此實施例中，從設計中去除了p型預充電電晶體，從而進一步減少了電晶體數。注意，在此體系結構中，SLPb和SLQb在預充電期間必須保持高，從而產生稍微更高的SL功耗。在圖9中，單匹配線電晶體104是n型匹配線電晶體510。上拉部分106包括四個P型上拉電晶體512、514、516和518。p型上拉電晶體312、314、316和318分別對應於圖7類似編號的P型上拉電晶體，並且以同一配置排列和連接。在圖9中，放電部分108包括單n型放電電晶體522。該n型放電電晶體522其源極連接到Vss，其柵極連接到PRE節點，並且其漏極連接到NX節點。可以看到，圖7和圖9的實施例分別具有放電部分，該部分包括單放電電晶體，用於響應預充電信號將柵極電壓電平控制節點連接到電壓電源。圖9中的實施例比前面圖5-7中的實施例具有更少的電晶體，並且甚至比圖8中的實施例少一個電晶體。然而，它仍需要預充電階段才可正常操作，因此，對於搜索操作控制，它比圖5-7的實施例需要稍微更複雜的計時。通常，對於本領域的技術人員，圖9中實施例或方案的操作應是顯而易見的。圖6實施例基本上是圖5實施例的倒置實現，使用p型器件而不是n型器件，這已經描述。本領域的技術人員要理解的是，對於本文所述如圖7-9中的其它實施例及其等同物，可進行類似的倒置。本發明的上述實施例僅旨在作為示例。在不脫離只由本文所附權利要求書定義的本發明範圍的情況下，本領域的技術人員可對特殊實施例實現變更、修改和改變。權利要求用於內容可尋址存儲器單元並與第一和第二搜索線相連接的比較電路，包括匹配線電晶體，用於響應所述第一和第二搜索線之間的不匹配條件以及存儲在所述內容可尋址存儲器單元中的數據把匹配線連接到尾線；和放電電路，用於對所述匹配線電晶體的柵極放電。2.如權利要求1所述的比較電路，進一步包括用於響應於所述不匹配條件而把柵極電壓連接到所述匹配線電晶體的所述柵極的上拉部分。3.如權利要求2所述的比較電路，其中所述匹配線電晶體為n型，並具有連接到所述匹配線的漏極端子，和連接到所述尾線的源極端子。4.如權利要求3所述的比較電路，其中所述上拉部分包括第一和第二n型上拉電晶體，第一n型上拉電晶體將所述第一搜索線連接到所述匹配線電晶體的所述柵極，且第二n型上拉電晶體將所述第二搜索線連接到所述匹配線電晶體的所述柵極。5.如權利要求4所述的比較電路，其中第一n型上拉電晶體具有用於從第一存儲器單元接收存儲數據的柵極端子，並且第二n型上拉電晶體具有用於從第二存儲器單元接收存儲數據的柵極端子。6.如權利要求3所述的比較電路，其中所述放電電路包括在所述匹配線電晶體的所述柵極與電壓電源之間彼此串聯的第一和第二n型放電電晶體。7.如權利要求6所述的比較電路，其中第一n型放電電晶體具有用於從第一存儲器單元接收存儲數據的柵極端子，並且第二n型放電電晶體具有用於從第二存儲器單元接收存儲數據的柵極端子。8.如權利要求3所述的比較電路，其中所述上拉部分包括具有兩個分支的上拉搜索棧，每個分支將所述匹配線電晶體的所述柵極連接到電壓電源。9.如權利要求8所述的比較電路，其中每個分支包括一對串聯的p型電晶體，並且一個分支在所述P型電晶體的柵極端子接收來自第一搜索線的數據和來自第一存儲器單元的存儲數據，且另一分支在所述P型電晶體的柵極端子接收來自所述第二搜索線的數據和來自第二存儲器單元的存儲數據。10.如權利要求8所述的比較電路，其中所述上拉部分還包括響應預充電信號將所述電壓電源連接到所述上拉搜索棧的上拉預充電電晶體。11.如權利要求3所述的比較電路，其中所述放電電路包括具有兩個分支的放電搜索棧，每個分支將所述匹配線電晶體的所述柵極連接到電壓電源。12.如權利要求ll所述的比較電路，其中每個分支包括一對串聯的n型電晶體，並且一個分支在所述n型電晶體的柵極端子接收來自第二搜索線的數據和來自第一存儲器單元的存儲數據，且另一分支在所述n型電晶體的柵極端子接收來自第一搜索線的數據和來自第二存儲器單元的存儲數據。13.如權利要求3所述的比較電路，其中所述放電電路包括響應預充電信號將所述匹配線電晶體的所述柵極連接到電壓電源的放電電晶體。14.如權利要求2所述的比較電路，其中所述匹配線電晶體為p型。15.如權利要求14所述的比較電路，其中所述上拉部分包括在所述匹配線電晶體的所述柵極與電壓電源之間彼此串聯的第一和第二P型上拉電晶體。16.如權利要求15所述的比較電路，其中第一p型上拉電晶體具有用於從第一存儲器單元接收存儲數據的柵極端子，並且第二P型上拉電晶體具有用於從第二存儲器單元接收存儲數據的柵極端子。17.如權利要求14所述的比較電路，其中所述放電部分包括第一和第二p型放電電晶體，第一P型放電電晶體將第一搜索線連接到所述匹配線電晶體的所述柵極，並且第二P型放電電晶體將第二搜索線連接到所述匹配線電晶體的所述柵極。18.如權利要求17所述的比較電路，其中第一p型放電電晶體具有用於從第一存儲器單元接收存儲數據的柵極端子，並且第二P型放電電晶體具有用於從第二存儲器單元接收存儲數據的柵極端子。19.用於內容可尋址存儲器單元並與第一和第二搜索線連接的比較電路，包括匹配線電晶體，用於響應放電信號把所述匹配線連接到尾線，所述匹配線電晶體具有用於當所述第一和第二搜索線與存儲在所述內容可尋址器單元中數據不匹配時，來接收放電信號的柵極；禾口放電電路，用於對所述匹配線電晶體的柵極放電。20.如權利要求19所述的比較電路，進一步包括用於響應於所述不匹配條件而提供所述放電信號的上拉部分。21.如權利要求20所述的比較電路，其中所述匹配線電晶體為n型，並具有連接到所述匹配線的漏極端子和連接到所述尾線的源極端子。22.如權利要求21所述的比較電路，其中所述上拉部分包括第一和第二n型上拉電晶體，用於將所述第一搜索線連接到所述匹配線電晶體的所述柵極的第一n型上拉電晶體，以及用於將所述第二搜索線連接到所述匹配線電晶體的所述柵極的第二n型上拉電晶體，所述放電信號由所述第一搜索線和所述第二搜索線之一提供。23.如權利要求22所述的比較電路，其中第一n型上拉電晶體具有用於從第一存儲器單元接收存儲數據的柵極端子，並且第二n型上拉電晶體具有用於從第二存儲器單元接收存儲數據的柵極端子。24.如權利要求21所述的比較電路，其中所述放電電路包括在所述匹配線電晶體的所述柵極與電壓電源之間彼此串聯的第一和第二n型放電電晶體。25.如權利要求24所述的比較電路，其中第一n型放電電晶體具有用於從第一存儲器單元接收存儲數據的柵極端子，並且第二n型放電電晶體具有用於從第二存儲器單元接收存儲數據的柵極端子。26.如權利要求21所述的比較電路，其中所述上拉部分包括具有兩個分支的上拉搜索棧，每個分支用於將所述匹配線電晶體的所述柵極連接到電壓電源，所述電壓電源對應於所述放電信號。27.如權利要求26所述的比較電路，其中每個分支包括一對串聯連接的p型電晶體，並且一個分支在所述P型電晶體的柵極端子接收來自第一搜索線的數據和來自第一存儲器單元的存儲數據，且另一分支在所述P型電晶體的柵極端子接收來自所述第二搜索線的數據和來自第二存儲器單元的存儲數據。28.如權利要求26所述的比較電路，其中所述上拉部分還包括響應預充電信號將所述電壓電源連接到所述上拉搜索棧的上拉預充電電晶體，所述電壓電源對應於所述放電信號。29.如權利要求21所述的比較電路，其中所述放電電路包括具有兩個分支的放電搜索棧，每個分支將所述匹配線電晶體的所述柵極連接到電壓電源，所述電壓電源對應於所述放電信號。30.如權利要求29所述的比較電路，其中每個分支包括一對串聯連接的n型電晶體，並且一個分支在所述n型電晶體的柵極端子接收來自第二搜索線的數據和來自第一存儲器單元的存儲數據，且另一分支在所述n型電晶體的柵極端子接收來自第一搜索線的數據和來自第二存儲器單元的存儲數據。31.如權利要求21所述的比較電路，其中所述放電電路包括響應預充電信號將所述匹配線電晶體的所述柵極連接到電壓電源的放電電晶體，所述電壓電源對應於所述放電信號。32.如權利要求20所述的比較電路，其中所述匹配線電晶體為p型。33.如權利要求32所述的比較電路，其中所述上拉部分包括在所述匹配線電晶體的所述柵極與電壓電源之間彼此串聯的第一和第二P型上拉電晶體，所述電壓電源對應於所述放電信號。34.如權利要求33所述的比較電路，其中第一p型上拉電晶體具有用於從第一存儲器單元接收存儲數據的柵極端子，並且第二P型上拉電晶體具有用於從第二存儲器單元接收存儲數據的柵極端子。35.如權利要求32所述的比較電路，其中所述放電部分包括第一和第二p型放電電晶體，所述第一P型放電電晶體用於將所述第一搜索線連接到所述匹配線電晶體的所述柵極，並且所述第二P型放電電晶體用於將所述第二搜索線連接到所述匹配線電晶體的所述柵極，所述放電信號由所述第一搜索線和所述第二搜索線之一提供。36.如權利要求35所述的比較電路，其中第一p型放電電晶體具有用於從第一存儲器單元接收存儲數據的柵極端子，並且第二P型放電電晶體具有用於從第二存儲器單元接收存儲數據的柵極端子。全文摘要公開了一種三態內容可尋址存儲器(CAM)單元，用於在不匹配情況下提供降低或最小化的匹配線(ML)電容，和增大匹配線與尾線之間的電流。CAM單元的速度一般與其ML電容成反比，與電流成正比。常規三態CAM單元可具有許多匹配線電晶體，每個電晶體對匹配線電容均有影響。本發明的實施例在CAM單元的匹配線與地線或尾線之間具有單匹配線電晶體。單匹配線電晶體響應比較電路的放電信號將匹配線連接到尾線。比較電路可分成用於驅動柵極電壓電平控制節點的上拉部分和用於對柵極電壓電平控制節點放電的放電部分，放電信號在柵極電壓電平控制節點提供。文檔編號G11C15/00GK101777379SQ20091026628公開日2010年7月14日申請日期2005年6月1日優先權日2004年6月1日發明者D·佩裡,P·B·吉林哈姆申請人:莫塞德技術公司