具有速率匹配的高計算效率的卷積編碼的製作方法

2023-09-19 03:00:35

專利名稱：具有速率匹配的高計算效率的卷積編碼的製作方法
技術領域：
本發明一般地涉及用於移動通信網絡的差錯編碼(error coding)，並且更具體地 涉及一種具有速率匹配的高計算效率的卷積編碼的方法和設備。
背景技術：
速率匹配是一種在移動通信系統中用以將編碼器(例如卷積編碼器或turbo編碼 器)的碼率與通信信道的數據傳輸速率進行匹配的技術。速率匹配典型地包括對編碼器輸 出的編碼比特進行刪餘(puncture)或者重複來匹配通信信道的數據傳輸速率。速率匹配 允許單個編碼器用於多個具有不同數據傳輸速率的數據信道。在傳統的速率匹配電路中，編碼器接收輸入比特流並且生成兩個或更多編碼比特 流。交織器對每個編碼比特流進行交織。速率匹配電路對每個交織的比特流中的編碼比特 進行比特復用(bit-multiplex)，並且輸出單個比特流到發射機，該單個比特流具有期望數 目的比特以匹配通信信道的數據傳輸速率。由速率匹配電路所執行的比特復用對來自所有 交織的比特流的交織比特進行混雜。如果編碼器輸出的比特數目大於所需數目，則一些交 織比特就被刪餘。相反地，如果編碼器輸出的比特數目小於所需數目，則一些比特可以被重 復。速率匹配電路可以使用循環緩衝器，或實時復用電路來實現。雖然過去使用的速率匹配電路提供良好的性能，但是仍然存在對提供良好性能並 具有更低複雜度的用於卷積碼的新速率匹配電路的需求。

發明內容
本發明涉及供卷積編碼器使用的用於速率匹配的方法和設備。信息序列被輸入至 非系統性卷積編碼器。該卷積編碼器對信息序列進行編碼並且輸出兩個或更多奇偶校驗比 特(parity bit)流。交織電路對每個奇偶校驗比特流中的奇偶校驗比特進行交織而不對 不同奇偶校驗比特流中的奇偶校驗比特進行混合。經交織的奇偶校驗比特被輸入到速率匹 配電路。該速率匹配電路輸出選定數目的奇偶校驗比特以匹配數據信道。所述奇偶校驗比 特按組的次序輸出。也就是說，來自第一組奇偶校驗比特的所有奇偶校驗比特都在來自下 一組的任何奇偶校驗比特輸出之前被輸出。根據本發明的用於速率匹配的方法和設備允許使用相同的交織器來對編碼器所 輸出的不同奇偶校驗比特流進行交織，降低了用於移動終端的信道編碼器的複雜度，並且 提高了信道編碼的性能。


圖1示出了包括編碼電路的示範性收發機。圖2示出了根據本發明的一個示範性實施例的編碼電路。圖3示出了根據一個示範性實施例的第一示範性速率匹配電路。圖4示出了根據另一示範性實施例的第二示範性速率匹配電路。圖5示出了由示範性速率匹配電路輸出的奇偶校驗比特的次序。圖6示出了對輸入比特流進行編碼以便傳輸的示範性方法。
具體實施例方式圖1示出了用於移動通信系統的通信終端10的主要部件。通信終端10包括用於 控制通信終端10的整體操作的系統控制器12、用於存儲操作所需的程序和數據的存儲器 14、用於向遠程設備傳送信號的發射機20、以及用於從遠程設備接收信號的接收機30。發 射機20和接收機30通過允許全雙工操作的雙工器或開關(switch) 16而耦合到一個或多 個天線18。發射機20接收來自信息源的信息流，處理信息流以生成適合通過無線電信道傳 輸的發射信號，並將發射信號調製到RF載波上。發射機20包括信源編碼器22、信道編碼 器24、和調製器26。信源編碼器22去除冗餘或對信息比特流進行隨機化以產生針對最大 信息內容而優化的信息序列。來自信源編碼器22的信息序列被傳到信道編碼器24。信道 編碼器24將冗餘單元引入到由信源編碼器22所提供的信息序列中以生成編碼序列。由信 道編碼器24所增加的冗餘用於增強通信系統的糾錯能力。信道編碼器24的輸出是傳送序 列。調製器26接收來自信道編碼器24的傳送序列並生成適合於通信信道的物理性質並且 能夠通過通信信道而被高效傳送的波形。接收機30接收從遠端設備傳送的已經在通過通信信道時被破壞的信號。接收機 的功能是從所接收的信號重建原始信息流。接收機30包括解調器32、信道解碼器34和信 源解碼器36。解調器32處理所接收的信號並生成接收比特序列，其可以包含每個接收比特 或符號的硬值或軟值。如果所接收的信號通過通信信道沒有差錯地傳送，則接收比特序列 將與發射機處的傳送比特序列相同。在實際情況中，所接收的信號通過通信信道會將傳輸 差錯引入接收信號中。信道解碼器34使用發射機20處的信道編碼器24所增加的冗餘來 檢測和糾正比特差錯。對解調32和信道解碼器34表現性能的度量是在解碼信息序列中比 特差錯發生的頻率。作為最後一步，信源解碼器36重建來自信息源的原始信息比特流。圖2示出了根據本發明的一個實施例的示範性信道編碼器24。信道編碼器24包 括編碼器40、交織電路42和速率匹配電路44。在一些實施例中，信道編碼器24也可以進 一步包括位於速率匹配電路44之後的信道交織器46。編碼器40可以包括例如非系統性卷積編碼器。該編碼器40接收輸入序列I並生 成兩個或更多奇偶校驗比特流P1, P2, ...，PN。例如，編碼器40可以實施1/3碼率、約束長 度k = 7且生成多項式為[133，171，165]。的咬尾卷積碼。這種卷積碼屬於具有最優距離譜 (ODS)的最大自由距離(MFD)碼的類別。這種類別的碼使得碼字之間的自由距離最大化並 且在所有距離處具有最低權重。這種卷積碼的另一個優點就是碼率為1/2的碼能夠通過對 多項式[165]。所產生的編碼比特進行刪餘來得到。所得到的1/2碼率的卷積碼由生成多項式[133，171]。給出。本領域技術人員將會理解到，1/3碼率和1/2碼率的卷積碼的嵌套 結構能夠被用於降低信道編碼器24的複雜度。交織電路42包括三個交織器42a、42b、42c，分別用於對來自卷積編碼器40的三 個奇偶校驗比特流進行處理。本領域技術人員將會理解到，每個奇偶校驗比特流對應於其 中一個生成多項式。這些奇偶校驗比特流在圖2中示為P1I2和&。奇偶校驗比特流Pji 應於生成多項式[133]。，奇偶校驗比特流P2對應於生成多項式[171]。，而奇偶校驗比特流 P3對應於生成多項式[165]。。如將在下文中更為詳細介紹的那樣，奇偶校驗比特的組復用 (group multiplexing)允許相同的交織器42a、42b、42c分別用於奇偶校驗比特流P1I2I3 中的每一個。針對每個經編碼的比特流Ρ」Ρ2、Ρ3使用相同的交織器結構的能力降低了信道 編碼器24的複雜度。相反地，實施比特級復用的速率匹配電路需要針對不同的奇偶校驗比 特流Ρ」Ρ2、Ρ3使用不同的交織器。雖然針對每個奇偶校驗比特流使用相同的交織器的能力 是本發明的一個優點，然而本領域技術人 員將會理解到，交織電路42可以包括用於每個奇 偶校驗比特流的不同交織器42a、42b、42c。由交織器42a、42b、42c輸出的交織的奇偶校驗比特流P，^P' 2、P，3被輸入到速率 匹配電路44。速率匹配電路44正如下文中所描述的那樣對奇偶校驗比特流P』 pP』 2、P』 3 執行組復用，並且輸出一輸出序列C。另外，速率匹配電路44可以對一些奇偶校驗比特進行 刪餘或重複以使得輸出比特數目與數據傳輸信道相匹配。正如上文所述，示範性實施例中的卷積編碼器40包括1/3碼率的卷積碼。因此， 當需要1/3碼率的卷積碼時，速率匹配電路44將所有三個奇偶校驗比特流中的所有奇偶校 驗比特輸出。速率匹配電路44以組復用的格式輸出這些奇偶校驗比特。也就是說，速率匹 配電路44首先輸出與奇偶校驗比特流P1相對應的奇偶校驗比特，後面是奇偶校驗比特流 P2中的奇偶校驗比特，然後跟著輸出奇偶校驗比特流&中的奇偶校驗比特。這三個奇偶校 驗比特流Pp P2> P3中的奇偶校驗比特不會像在傳統速率匹配電路中那樣被混雜，而是以組 的形式被輸出。當需要高於1/3的碼率以匹配數據通信信道時，速率匹配電路44通過對所選擇的 奇偶校驗比特進行刪餘來輸出少於全部的奇偶校驗比特。當對奇偶校驗比特進行刪餘時， 速率匹配電路44首先對與奇偶校驗比特流P3相對應的奇偶校驗比特進行刪餘，後面是與 奇偶校驗比特流P2相對應的奇偶校驗比特。也就是說，直到奇偶校驗比特流P3中的全部奇 偶校驗比特被刪餘後才對奇偶校驗比特流P2中的奇偶校驗比特進行刪餘。剩餘的尚未被 刪餘的奇偶校驗比特以上文所描述的組次序輸出。由此，對於碼率為1/2的卷積碼，速率匹 配電路44對與奇偶校驗比特流P3相對應的所有比特進行刪餘。為了獲得在1/2和1/3之 間的碼率，速率匹配電路44對與奇偶校驗比特流P3相對應的一些而不是全部的奇偶校驗 比特進行刪餘。為了獲得高於1/2的碼率，速率匹配電路44對與奇偶校驗比特流P3相對 應的全部奇偶校驗比特以及與奇偶校驗比特流P2相對應的一些奇偶校驗比特流進行刪餘。當需要小於1/3的碼率以匹配數據通信信道時，速率匹配電路44將每個奇偶校驗 比特流中的奇偶校驗比特以上文所描述的Pi、P2、P3組復用的次序輸出並且然後按次序重複 相同的輸出序列直至已經輸出期望數目的比特。也就是說，在已經輸出全部三個奇偶校驗 比特流Pi、P2、P3中的所有奇偶校驗比特後，速率匹配電路44將首先輸出與奇偶校驗比特流 P1相對應的重複的奇偶校驗比特，後面是來自奇偶校驗比特流P2的重複的奇偶校驗比特，然後接著是來自奇偶校驗比特流P3的奇偶校驗比特，直至達到期望的奇偶校驗比特數目。圖3和圖4示出了速率匹配電路44的兩種示範性實施方式。圖3中示出的速率 匹配電路44包括循環緩衝器50。經交織的奇偶校驗比特流P』 pP』 2、P』 3被讀入循環緩衝 器50的對應部分中。因此，循環緩衝器50中的奇偶校驗比特被按組排序。然後順序地從 循環緩衝器50中讀取速率匹配電路44的輸出比特。如果所需的比特數目大於循環緩衝器 50的大小，則讀取從循環緩衝器50的末端繞(wrap)到始端。在圖4中示出的實施例中，使用組復用電路52來代替循環緩衝器50。組復用電路 52 「即時(on the fly) 」生成交織地址以從三個奇偶校驗比特流中讀取奇偶校驗比特。這 種即時尋址產生與循環緩衝器50相同的輸出序列C而不需要對輸出比特進行緩衝。正如上文提到的，這種由速率匹配電路44實施的組復用使相同的交織器能夠被 用於奇偶校驗比特流Pp P2和P3中的每一個。位反轉次序(BRO bit reverseorder)交織 器已經被發現在turbo編碼器中提供速率匹配的良好性能。長度為32的BRO交織器由下 式給出BR032 =
為了適應任意的奇偶校驗比特流長度，BRO交織器通常被用作用於大到足以包含 奇偶校驗比特流的矩形交織器的列置換模式。即，對於長度為Np的奇偶校驗比特流，交織 器42a、42b、42c被定義為具有32列和ceil (Np/32)行的矩形交織器。如果矩形交織器的 大小(由& = 32*沈11(乂/32)給出)大於奇偶校驗比特流的長度，則Nd = N1-NpA虛比特 被填補(pad)到奇偶校驗比特流的前面。輸入流(包括奇偶校驗比特和潛在的虛比特)從 第一行、第一列開始被逐行寫入交織器。然後基於所選擇的列置換模式來對這32個列進行 置換。在列置換後，能夠從第一列、第一行開始逐列讀出交織器的內容。如果存在虛比特， 則當矩形交織器的內容被讀出時丟棄虛比特。對於卷積碼，優選地應當修改列置換的BRO交織器以使得每個奇偶校驗比特組中 奇索引位(odd-indexed)比特在相同奇偶校驗比特組中偶索引位(even-indexed)比特之 前被輸出。圖5示出了奇偶校驗比特的這種排序。在一個示範性實施例中，用於交織電路42的交織器42a、42b、42c可以包括用於列 置換的反轉BRO交織器。反轉BRO交織器由下式給出R-BR032 = [31 15 23 7 27 11 19 3 29 13 21 5 25 9 17 1 等式 230 14 22 6 26 10 18 2 28 12 20 4 24 8 16 0]通過修改傳統BRO交織器以使得比特以與傳統BRO交織器相比相反的次序輸出， 來實現反轉BRO交織器。在第二實施例中，用於交織電路42的交織器42a、42b、42c可以包括用於列置換的循環移位BRO交織器。循環移位BRO交織器的一個示例由下式給出CS-BR032 = [1 17 9 25 5 21 13 29 3 19 11 27 7 23 15 31 等式 30 16 8 24 4 20 12 28 2 18 10 26 6 22 14 30]循環移位BRO交織器通過對傳統BRO交織器的輸出比特進行十六個位置的移位來 實現。在第三實施例中，用於交織電路42的交織器42a、42b、42c可以包括用於列置換的模偏移(modulo-offset) BRO交織器。示範性的模偏移BRO交織器的一個示例由下式給出M0-BR032 = [3 19 11 27 7 23 15 31 5 21 13 29 9 25 17 1 等式 44 20 12 28 8 24 16 0 6 22 14 30 10 26 18 2]
由等式4表示的模偏移交織器可以通過向傳統BRO交織器的輸出索引(index)相 對交織器42的長度的模添加預定偏移來實現。添加到交織器地址的偏移應該為奇數。由於對從編碼器40輸出的奇偶校驗比特流執行交織，來自速率匹配電路44的輸 出序列具有相當隨機化的次序。然而，由於速率匹配電路44的組復用，奇偶校驗比特組之 間沒有交織。因此，在某些情況下，可能希望在速率匹配電路44後包含信道交織器46以提 高信道交織的深度。例如，如果調製格式將偶數個奇偶校驗比特映射到每個調製符號，則 可以將來自速率匹配電路44的輸出比特均勻地分為兩個子塊(c^c^cVh)和(cN/2，cN/2+1， Cm)。然後可以對這兩個子塊進行比特復用並將其發送至調製器。舉QPSK調製為例，第一 已調符號由Ctl和cN/2來確定，第二調製符號由C1和cN/2+1來確定並且諸如此類。圖6示出了根據本發明的一個實施例的由信道編碼器24實施的示範性方法100。 當信息序列I被輸入到信道編碼器24時開始進行處理。信道編碼器24對信息序列I進行 編碼以生成兩個或更多奇偶校驗比特流(塊102)。正如之前提到的，由非系統性卷積編碼 器執行編碼。奇偶校驗比特流P1, P2,...，Pn被輸入到交織電路42。交織電路42對每個奇 偶校驗比特流進行交織以生成交織的奇偶校驗比特流P』 P』 2，. . . P』 N(塊104)。交織的 奇偶校驗比特流然後被提供給速率匹配電路44。速率匹配電路44輸出選定數目的奇偶校 驗比特以匹配數據信道(塊106)。奇偶校驗比特如之前所描述的那樣按組的次序輸出。也 就是說，與奇偶校驗比特流P1相對應的所有奇偶校驗比特都在從與奇偶校驗比特流P2相對 應的組中輸出的任何奇偶校驗比特之前輸出，並且諸如此類。如果匹配數據信道所需的奇 偶校驗比特數少於全部的奇偶校驗比特，則來自與奇偶校驗比特流Pn相對應的組的奇偶校 驗比特首先在來自與奇偶校驗比特流Pim相對應的組的任何奇偶校驗比特被刪餘之前被刪 餘，並且諸如此類。如果匹配數據信道所需的奇偶校驗比特數超過信道編碼器24輸出的奇 偶校驗比特數，則所有奇偶校驗比特如上文所描述的那樣按組排序(ordered by group)輸 出，並然後重複輸出序列直至已經達到所需的奇偶校驗比特數。在本發明的一些實施例中， 來自速率匹配電路44的輸出序列C可以由信道交織器42進行交織以提高交織深度(塊 108)。然而該最後的交織步驟是可選的。雖然已經在具體實施方式
的情境中對本發明進行了描述，但本領域技術人員將會 理解到，所描述的速率匹配技術能夠應用於具有不同碼率的編碼器，以及不同長度的交織 器。更進一步地，雖然優選的實施例對所有三個奇偶校驗比特流使用了相同的交織器，但是 可以對不同的奇偶校驗比特流應用不同的交織器。當然，可以在不脫離本發明的範圍和基本特徵的情況下以不同於在此所闡述的其 它具體方式來實現本發明。因此，本發明的實施例在各方面都應該被認為是示例性的而非 限制性的，並且在所附權利要求的含義和等同範圍內做出的所有改變都旨在包括在內。
權利要求
一種差錯編碼電路，包括非系統性卷積編碼器，用於對輸入比特流進行編碼以產生兩組或更多組奇偶校驗比特；交織器電路，用於對每組奇偶校驗比特內的奇偶校驗比特進行交織；以及速率匹配電路，用於輸出選定數目的所述交織的按組排序的奇偶校驗比特以獲得期望碼率。
2.如權利要求1所述的差錯編碼電路，其中所述速率匹配電路包括循環緩衝器以用於 存儲所述交織的按組排序的奇偶校驗比特。
3.如權利要求1所述的差錯編碼電路，其中所述速率匹配電路包括組復用電路。
4.如權利要求1所述的差錯編碼電路，其中所述交織器電路被配置為對每組奇偶校驗 比特應用相同的交織。
5.如權利要求1所述的差錯編碼電路，其中所述交織器電路被配置為對每組奇偶校驗 比特應用不同的交織。
6.如權利要求1所述的差錯編碼電路，其中所述速率匹配電路在輸出每組內偶數位的 奇偶校驗比特之前輸出奇數位的奇偶校驗比特。
7.如權利要求6所述的差錯編碼電路，其中所述交織器電路被配置為對奇偶校驗比特 進行排序以使得在每組奇偶校驗比特內奇數位的奇偶校驗比特在偶數位的奇偶校驗比特> . 、r -
8.如權利要求7所述的差錯編碼電路，其中所述交織器電路實施反轉位反轉次序的交 織器以用於列置換。
9.如權利要求7所述的差錯編碼電路，其中所述交織器電路實施循環移位位反轉次序 的交織器以用於列置換。
10.如權利要求7所述的差錯編碼電路，其中所述交織器電路實施模偏移位反轉次序 的交織器以用於列置換。
11.一種用於對輸入比特流進行差錯編碼的方法，所述方法包括在非系統性卷積編碼器中對所述輸入比特流進行編碼以產生兩組或更多組奇偶校驗 比特；對每組奇偶校驗比特內的奇偶校驗比特進行交織；以及 輸出選定數目的所述交織的按組排序的奇偶校驗比特以獲得期望碼率。
12.如權利要求11所述的方法，還包括在循環緩衝器中存儲所述交織的按組排序的奇 偶校驗比特，並且其中所述交織的奇偶校驗比特被從所述循環緩衝器中輸出。
13.如權利要求11所述的方法，還包括當所述奇偶校驗比特被輸出時在組復用電路中 對所述比特進行組復用。
14.如權利要求11所述的方法，其中對每組奇偶校驗比特應用相同的交織。
15.如權利要求11所述的方法，其中對每組奇偶校驗比特應用不同的交織。
16.如權利要求11所述的方法，其中輸出選定數目的所述交織的按組排序的奇偶校驗 比特以獲得期望碼率進一步包括在輸出每組內偶數位的奇偶校驗比特之前輸出奇數位的 奇偶校驗比特。
17.如權利要求16所述的方法，其中所述交織對奇偶校驗比特進行排序以使得在每組奇偶校驗比特內奇數位的奇偶校驗比特在偶數位的奇偶校驗比特之前。
18.如權利要求17所述的方法，其中所述交織包括進行反轉的位反轉次序交織以用於 列置換。
19.如權利要求17所述的方法，其中所述交織包括進行循環移位的位反轉次序交織以 用於列置換。
20.如權利要求17所述的方法，其中所述交織包括進行模偏移的位反轉次序交織以用 於列置換。
全文摘要
一種差錯編碼電路，包括非系統性卷積編碼器，用於對輸入比特流進行編碼以產生兩組或更多組奇偶校驗比特；交織器電路，用於對每組奇偶校驗比特內的奇偶校驗比特進行交織；以及速率匹配電路，用於輸出選定數目的交織的按組排序的奇偶校驗比特以獲得期望碼率。
文檔編號H04L1/00GK101836387SQ200880019235
公開日2010年9月15日 申請日期2008年6月6日 優先權日2007年6月8日
發明者J-F·程 申請人:艾利森電話股份有限公司