一種用於序列周邊接口增強讀取效能的系統的製作方法
2023-09-15 07:38:15
專利名稱：一種用於序列周邊接口增強讀取效能的系統的製作方法
技術領域：
本發明是有關於集成電路及其操作。特別是本發明提供一種關於在集成電路中用於增強數據讀取效能的方法與系統。而其中一例為本發明可以被應用於搭配使用一序列周邊接口協議的序列存儲元件中以達成快速數據傳送速率。然而必須理解的是本發明具有較為寬廣的應用範圍。舉例而言，本發明可以用在其它單獨或是嵌入式的存儲元件如動態隨機存取存儲器、靜態隨機存取存儲器、平行快閃記憶體或是其它非易失存儲器。本發明也可以應用於一序列周邊接口以用來進行電子元件之間的通訊。
背景技術：
快閃記憶體已廣泛地使用於許多電子方面的應用中。這些存儲元件通常包含許多的輸入輸出接腳以放置存取此存儲單元所需的數據及地址。為了響應增加的空間及布線需求，序列快閃記憶體於是被開發以提供較少的接腳數目，通常僅需要一個或兩個數據接腳。此序列快閃記憶體可以提供給具有有限空間、接腳連接及消耗功率的系統儲存之用。序列快閃記憶體可以被用作程序代碼下載之用，以及儲存影像、聲音、文字及數據等用途。然而，傳統的序列快閃記憶體具有許多限制。舉例而言，一個傳統的序列周邊接口快快閃記憶體儲元件藉由串序或序列的方式傳送數據或地址位，如此限制了存儲元件的速度。因此，如同上述需要能夠提供一種改良技術以供序列周邊接口之用。
發明內容
有鑑於此，本發明是有關於集成電路及其操作，特別是關於在集成電路中用於增強數據讀取效能的系統。而其中一例為本發明可以被應用於搭配使用一序列周邊接口協議的序列存儲元件中以達成快速數據傳送速率。然而必須理解的是本發明具有較為寬廣的應用範圍。舉例而言，本發明可以用在其它單獨或是嵌入式的存儲元件如動態隨機存取存儲器、靜態隨機存取存儲器、平行快閃記憶體或是其它非易失存儲器。本發明也可以應用於一序列周邊接口以用來進行電子元件之間的通訊。根據一特定實施例，本發明提供一種自一集成電路中讀取數據的方法。此方法包含接收一讀取命令，該讀取命令與一增強數據讀取相關，且自多個輸入/輸出接腳接收一第一地址。此方法包含接收一第一效能增強指示，且根據至少一個與該第一效能增強指示相關的信息，決定是否即將進行一增強讀取操作。此方法包含等待n個頻率周期，其中n是一個整數，之後同時使用多個輸入/輸出接腳自該集成電路中的一存儲陣列輸出數據，該數據與該第一讀取地址相關。此方法包含進行一增強讀取操作，根據與該效能增強指示相關的信息，決定是否即將進行一增強讀取操作。在一特定實施例中，進行該增強讀取操作包含自該多個對應的輸入/輸出接腳接收一第二地址，接收一第二效能增強指示，且根據至少一個與該第二效能增強指示相關的信息，決定是否即將進行一第二增強讀取操作，且等待n個頻率周期，其中n是一個整數，之後同時使用該多個輸入/輸出接腳自該集成電路中輸出數據，該數據與該第二讀取地址相關。在一實施例中，本發明也包含至少根據與該第二效能增強指示相關的信息，決定是否即將進行一第二增強讀取操作。在一實施例中，決定是否即將進行一增強讀取操作包含比較一效能增強指示中的一第一位與一第二位。在一特定實施例中，此集成電路包含一序列周邊接口接腳安排組態，此序列周邊接口接腳安排組態包含第一接腳是晶片選擇(CS#)、第二接腳是數據輸出(S0/SI01)、第三接腳是寫入保護(WP#/SI02)、第四接腳是接地(GND)、第五接腳是數據輸入(SI/SI00)、第六接腳是序列頻率(SCLK)、第七接腳是保留(H0LD#/SI03)以及第八接腳是供應電壓(VCC)。在一實施例中，此第一地址在六個頻率周期內接收。在一特定實施例中，此第一效能增強指示包含四個指示位P4、P5、P6和P7在第一增強指示頻率周期接收，而另四個指示位P0、P1、P2和P3則在第二增強指示頻率周期接收。每一個第一增強指示頻率周期中所接收的四個指示位之一會與在第二增強指示頻率周期所接收的四個指示位對應之一進行比較。在一實施例中，會決定即將進行一增強讀取操作，假如下列條件成立(P7幸P3)且(P6幸P2)且(P5幸Pl)且(P4幸PO)。根據另一實施例，本發明提供一種自一集成電路中讀取數據的方法。此方法包含接收一讀取命令，其與在一相同頁面讀取數據相關。此方法包含自對應的多個輸入/輸出接腳接收一第一地址，且接收一第一效能增強指示，和根據至少一個與該第一效能增強指示相關的信息，決定是否即將進行一增強讀取操作。此方法包含等待n個頻率周期，其中n是一個整數，之後同時使用多個輸入/輸出接腳自一存儲陣列輸出數據，該數據與該第一讀取地址相關。此方法也包含進行一增強頁面讀取操作，根據與該效能增強指示相關的信息，決定是否即將進行該增強讀取操作。在一特定實施例中，進行該增強頁面讀取操作包含自該多個對應的輸入/輸出接腳接收一第二地址，接收一第二效能增強指示，且根據至少一個與該第二效能增強指示相關的信息，決定是否即將進行一第二增強讀取操作，且等待n個頻率周期，之後同時使用該多個輸入/輸出接腳自該集成電路中輸出數據，該數據與該第二讀取地址相關。在一實施例中，此集成電路包含一序列周邊接口接腳安排組態，此序列周邊接口接腳安排組態包含第一接腳是晶片選擇(CS#)、第二接腳是數據輸出(S0/SI01)、第三接腳是寫入保護(WP#/SI02)、第四接腳是接地(GND)、第五接腳是數據輸入(SI/SI00)、第六接腳是序列頻率(SCLK)、第七接腳是保留(H0LD#/SI03)以及第八接腳是供應電壓(VCC)。根據一替代實施例，本發明提供一種增強數據讀取的系統。此系統包含一個或多個元件，組態為接收一讀取命令，其與一增強數據讀取相關。此系統包含一個或多個元件，組態為自多個輸入/輸出接腳接收一第一地址。此系統包含一個或多個元件，組態為接收一第一效能增強指示。此系統也包含一個或多個元件，組態為根據至少一個與該第一效能增強指示相關的信息，決定是否即將進行一增強讀取操作。此系統包含一個或多個元件，組態為等待n個頻率周期，其中n是一個整數，之後同時使用多個輸入/輸出接腳自該集成電路中的一存儲陣列輸出數據，該數據與該第一讀取地址相關。此系統包含一個或多個元件，組態為進行該增強讀取操作，假如決定即將進行該增強讀取操作。
在一特定實施例中，此一個或多個元件進行該增強讀取操作包含此一個或多個元件進行下列功能1.自該多個輸入/輸出接腳接收一第二地址；2.接收一第二效能增強指示；以及3.等待n個頻率周期，其中n是一個整數，之後使用該多個輸入/輸出接腳自該集成電路中的該存儲陣列輸出數據，該數據與該第二讀取地址相關。在一實施例中，此系統也包含一個或多個元件以至少根據與該第二效能增強指示相關的信息，來決定是否即將進行一第二增強讀取操作。在一特定實施例中，此集成電路包含一序列周邊接口接腳安排組態，此序列周邊接口接腳安排組態包含第一接腳是晶片選擇(CS#)、第二接腳是數據輸出(S0/SI01)、第三接腳是寫入保護(WP#/SI02)、第四接腳是接地(GND)、第五接腳是數據輸入(SI/SI00)、第六接腳是序列頻率(SCLK)、第七接腳是保留(H0LD#/SI03)以及第八接腳是供應電壓(VCC)。在一實施例中，此第一多個地址段落在六個頻率周期內接收。在一某些實施例中，此第一效能增強指示包含四個指示位P4、P5、P6和P7在第一增強指示頻率周期接收，而另四個指示位PO、PU P2和P3則在第二增強指示頻率周期接收，其中，會決定即將進行一增強讀取操作，假如下列條件成立(P7幸P3)且(P6 幸 P2)且(P5 幸 Pl)且(P4 幸 PO)。根據另一替代實施例，本發明提供自一集成電路中讀取數據的方法。此方法包含接收與一增強數據讀取相關的第一讀取命令，且處理與第一讀取命令相關的信息。此方法包含接收一第一多個地址段落，每一第一多個地址段落自其對應的多個輸入/輸出接腳同時接收。此方法包含至少根據與第一多個地址段落相關的信息，產生第一讀取地址。此方法也包含接收一第一效能增強指示，且根據與此第一效能增強指示相關的信息決定是否即將進行一增強讀取操作。此方法包含同時使用多個輸入/輸出接腳自該集成電路中的一存儲陣列輸出與第一讀取地址相關的數據。此方法包含進行一增強讀取操作，根據效能增強指示相關的信息決定是否即將進行此增強讀取操作。在本方法的一實施例中，此增強數據讀取方法包含接收一第二多個地址段落，每一第二多個地址段落自其對應的多個輸入/輸出接腳同時接收。此方法包含至少根據與第二多個地址段落相關的信息，產生第二讀取地址。此方法包含接收一第二效能增強指示，且同時使用多個輸入/輸出接腳自該集成電路中的一存儲陣列輸出與第二讀取地址相關的數據。在一特定實施例中，此方法也包含至少根據與此第二效能增強指示相關的數據，決定是否即將進行一第二增強讀取操作。舉例而言，在一實施例中，決定一增強讀取操作是否即將進行包含比較第一效能增強指示的一第一位與一第二位。在本方法的一實施例中，此集成電路包含一序列周邊接口接腳安排組態，其包含第一接腳是晶片選擇(CS#)、第二接腳是數據輸出(S0/SI01)、第三接腳是寫入保護_/SI02)、第四接腳是接地(GND)、第五接腳是數據輸入(SI/SI00)、第六接腳是序列頻率(SCLK)、第七接腳是保留(H0LD#/SI03)以及第八接腳是供應電壓(VCC)。在一特定實施例中，此第一讀取命令包含一讀取命令。在一實施例中，此第一多個地址段落在六個頻率周期內接收。在一實施例中，此第一效能增強指示包含四個指示位P4、P5、P6和P7在第一增強指示頻率周期接收，而另四個指示位P0、P1、P2和P3則在第二增強指示頻率周期接收。在每一第一頻率周期所接收的指示位會與在第二頻率周期所接收的指示位對應之一進行比較。在一特定實施例中，會決定即將進行一增強讀取操作，假如下列條件成立(P7#P3)且(P6 幸 P2)且(P5 幸 Pl)且(P4 幸 PO)。根據另一實施例，本發明提供一種自一集成電路中讀取數據的方法。此方法包含接收一第一讀取命令，其與加強頁面讀取相關，且處理與第一讀取命令相關的數據。此方法包含接收一第一多個地址段落，每一第一多個地址段落自其對應的多個輸入/輸出接腳同時接收。至少根據與第一多個地址段落相關的信息，產生第一讀取地址。此第一讀取地址與集成電路中的存儲陣列的第一頁面相關。方法包含接收一第一效能增強指示，且根據與此第一效能增強指示相關的信息決定是否即將進行一增強讀取操作。此方法也包含同時使用多個輸入/輸出接腳自該集成電路中的存儲陣列輸出與第一讀取地址相關的數據。假如根據與效能增強指示相關的信息決定即將進行此增強讀取操作的話，此方法包含下列步驟以進行一增強讀取操作。此方法包含接收第二多個地址段落，每一第二多個地址段落自其對應的多個輸入/輸出接腳同時接收。至少根據與第一及第二多個地址段落相關的信息，產生第二讀取地址。此方法包含接收一第二效能增強指示，且同時使用該多個輸入/輸出接腳自該集成電路中輸出數據，該數據與該第二讀取地址相關。在一實施例中，此第二讀取地址與集成電路中存儲陣列的第一頁面相關。此方法也包含至少根據與此第二效能增強指示相關的數據，決定是否即將進行一第二增強讀取操作。在本方法的一特定實施例中，此集成電路包含一序列周邊接口接腳安排組態，其包含第一接腳是晶片選擇(CS#)、第二接腳是數據輸出(S0/SI01)、第三接腳是寫入保護(WP#/SI02)、第四接腳是接地(GND)、第五接腳是數據輸入(SI/SI00)、第六接腳是序列頻率(SCLK)、第七接腳是保留(H0LD#/SI03)以及第八接腳是供應電壓(VCC)。在一實施例中，此第一讀取命令包含對增強頁面讀取的一讀取命令。在一特定實施例中，此存儲陣列中的頁面包含n個字節(舉例而言n = 256)。在一實施例中，第二多個地址段落在m個頻率周期內接收(舉例而言m = 2)。根據另一替代實施例，本發明提供一種增強數據讀取的系統。此系統包含一個或多個元件組態為1.接收第一讀取命令，其與一增強數據讀取相關；2.處理與第一讀取命令相關的信息；3.接收一第一多個地址段落，每一第一多個地址段落自其對應的多個輸入/輸出接腳同時接收；4.至少根據與第一多個地址段落相關的信息，產生第一讀取地址；5.接收一第一效能增強指示，且根據與此第一效能增強指示相關的信息決定是否即將進行一增強讀取操作；6.同時使用多個輸入/輸出接腳自該集成電路中的存儲陣列輸出與第一讀取地址相關的數據；以及7.假如根據與效能增強指示相關的信息決定即將進行此增強讀取操作的話，進行一增強讀取操作。在一實施例中，此系統包含一個或多個元件以根據至少一個與該第二效能增強指示相關的信息，決定是否即將進行一第二增強讀取操作。在一特定實施例中，此系統包含一個或多個元件以進行該增強讀取操作，舉例而言該些元件進行下列功能
1.接收一第二多個地址段落，每一第二多個地址段落自其對應的多個輸入/輸出接腳同時接收；2.至少根據與第二多個地址段落相關的信息，產生第二讀取地址3.接收一第二效能增強指示且根據與此第二效能增強指示相關的信息決定是否即將進行一第二增強讀取操作；以及4.同時使用該多個輸入/輸出接腳自該集成電路中的該存儲陣列輸出數據，該數據與該第二讀取地址相關。在一特定實施例中，此系統包含一集成電路其包含一序列周邊接口接腳安排組態，此接腳安排組態包含第一接腳是晶片選擇(CS#)、第二接腳是數據輸出(S0/SI01)、第三接腳是寫入保護(WP#/SI02)、第四接腳是接地(GND)、第五接腳是數據輸入(SI/SI00)、第六接腳是序列頻率(SCLK)、第七接腳是保留(H0LD#/SI03)以及第八接腳是供應電壓(VCC)。在一實施例中，此第一多個地址段落在六個頻率周期內接收。在一實施例中，此第一效能增強指示包含四個指示位P4、P5、P6和P7在第一增強指示頻率周期接收，而另四個指示位P0、P1、P2和P3則在第二增強指示頻率周期接收，且會決定即將進行一增強讀取操作，假如下列條件成立(P7幸P3)且(P6幸P2)且(P5幸Pl)且(P4幸PO)。相較於傳統的方式，藉由本發明可以達成許多好處。舉例而言，在一實施例中，本發明可以被應用於傳統的序列外圍接口接腳安排而提供一簡易的使用方法。在本發明的某些實施例中，可以提升數據及地址的傳送速率。而在某些實施例中，本發明可以提供高速及隨機的讀取操作。在一特定實施例中，本發明提供一頁面讀取方法可以在不需要重複冗餘地址位的情況下進行數據的隨機存取。取決於實施例，本發明的一個或多個特徵可以被達成。這些及其它特徵將會在本發明說明書中被具體的描述，特別是在以下的敘述中。本發明的其它特徵、目的及優點等將可透過下列所附圖式、發明詳細說明及權利要求書獲得充分了解。
圖1為根據本發明實施例的一具有序列周邊接口輸入輸出埠集成電路的簡易接腳安排組態示意圖。圖2為根據本發明實施例的一具有存儲元件的集成電路的簡易方塊示意圖。圖3為根據本發明實施例的增強數據讀取方法的簡易流程圖。圖4A和圖4B為根據本發明一實施例的一集成電路中增強數據讀取方法的簡易時序圖。圖5為根據本發明實施例的增強頁面數據讀取方法的簡易流程圖。圖6A和圖6B為根據本發明一實施例的一集成電路中增強頁面讀取方法的簡易時序圖。主要元件符號說明200集成電路元件221地址產生器222數據緩存器223靜態隨機存取存儲器緩衝器
224模式邏輯225頻率產生器226狀態機構227高電壓產生器230存儲陣列231X 解碼器 232頁面緩衝器233Y 解碼器234感應放大器236輸出緩衝器
具體實施例方式本發明書有關於集成電路及其操作。特別是關於包含存儲元件的集成電路中用於增強讀取效能序列周邊接口協議的方法與系統。而其中一例為本發明可以被應用於搭配使用一序列周邊接口協議的序列存儲元件中以達成快速數據傳送速率。然而必須理解的是本發明具有較為寬廣的應用範圍。舉例而言，本發明可以用在其它單獨或是嵌入式的存儲元件如動態隨機存取存儲器、靜態隨機存取存儲器、平行快閃記憶體或是其它非易失存儲器。本發明也可以應用於一序列周邊接口以用來進行電子元件之間的通訊。取決於實施例，本發明包含許多可以被使用的不同的特徵。這些特徵包含下列 使用傳統的序列周邊接口接腳安排可以達到較高的數據傳送率。 僅需使用一個讀取命令就可以進行多重隨機讀取操作。以及 僅需使用一個讀取命令和部分地址信息就可以在同一頁數據中進行多重隨機讀取操作。如同以上所描述的，上述的特徵可以應用在一個或多個的實施例中。這些特徵僅是範例之用，並不是用來限制本發明的權利要求範圍。對於熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。圖1為根據本發明實施例的一具有序列周邊接口輸入輸出埠集成電路100的簡易接腳安排組態示意圖。這些圖標僅是範例之用，並不是用來限制本發明的權利要求範圍。對於熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。如圖所示，根據本發明的一實施例，此集成電路元件包含以下的信號第一接腳是晶片選擇(CS#)、第二接腳是數據輸出(SO)、第三接腳是寫入保護(WP#)、第四接腳是接地(GND)、第五接腳是數據輸入(DI)、第六接腳是序列頻率(SCLK)、第七接腳是保留(HOLD#)以及第八接腳是供應電壓(VCC)。在某些實施例中，第二接腳被安排為S0/SI01、第三接腳被安排為WP#/SI02、第五接腳被安排為SI/SI00，而第七接腳被安排為H0LD#/SI03。在以下的描述中，這些輸入輸出接腳根據不同的實施例的多種方法中被用來傳遞地址和數據。圖2為根據本發明實施例的一具有存儲元件的集成電路的簡易方塊示意圖。此圖標僅是範例之用，並不是用來限制本發明的權利要求範圍。對於熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。如圖所示，集成電路元件200包括許多輸入區塊耦接至其各自的輸入輸出接腳。在一特定的實施例中，此集成電路元件包含符合序列周邊接口接腳安排的輸入輸出接腳。舉例而言，兀件200可以包括與下列輸入/輸出電路區塊I禹接的輸入輸出接腳。SI/SI00 接腳耦接至 SI/SI00 區塊 211 ；S0/SI01 接腳耦接至 S0/SI01 區塊 212 ；WP#/SI02 接腳耦接至 WP#/ACC 區塊 213 ；H0LD#/SI03 接腳耦接至 HOLD# 區塊 214 ；CS#接腳耦接至CS#區塊215 ；SCLK接腳耦接至SCLK區塊216。如圖2所示，元件200也包括與此存儲陣列230相關的下列電路區塊。存儲陣列230，X 解碼器 231，頁面緩衝器232，Y 解碼器 233，感應放大器234，以及輸出緩衝器236。元件200也包括下列控制與支持電路區塊。地址產生器221，數據緩存器222，靜態隨機存取存儲器緩衝器223，模式邏輯224，頻率產生器225，狀態機構226，以及高電壓產生器227。僅是作為例示之用，根據本發明一特定實施例來討論元件200的某些操作。在終端216的系統頻率信號SCLK與頻率產生器225耦接，其又會與模式邏輯224耦接。模式邏輯224在操作上會耦接以接收在CS#輸入終端215的晶片選擇信號。命令或是指令可以經由輸入SI/SI00區塊211來輸入，且然後傳遞到數據緩存器222和模式邏輯224。模式邏輯224與狀態機構226搭配使用來解碼並執行此命令，例如讀取、擦除或是編程操作。在一實施例中，模式邏輯224也自WP#/SI02區塊213接收一信號以執行一寫入保護功能，且自H0LD#/SI03區塊214接收一信號以阻止一頻率信號進入狀態機構226。根據一特定實施例，數據可以經由SI/SI00區塊211、S0/SI01區塊212、WP#/SI02區塊213及H0LD#/SI03區塊214輸入，其是與數據緩存器222耦接。數據緩存器222與靜態隨機存取存儲器緩衝器223耦接以暫時儲存。數據可以經由SI/SI00區塊211、S0/SI01區塊212、WP#/SI02區塊213及H0LD#/SI03區塊214輸出，其是與輸出緩衝器236耦接。一個地址對應於存儲陣列230中的一位置可以自數據緩存器222提供至地址產生器221。此地址然後由X解碼器231和Y解碼器233進行解碼。頁面緩衝器232耦接至存儲陣列230以提供存儲操作的暫時儲存。在一讀取操作中，此數據自存儲陣列230經由感應放大器234傳送至輸出緩衝器236。而在一寫入操作中，此數據自數據緩存器222經由頁面緩衝器232後傳送至存儲陣列230。對於高電壓操作，例如一寫入操作，高電壓產生器227被啟動。
雖然，上述的描述中集成電路元件是使用一特定群組的零件構成，但是當然也可以有其它各種的變異、修改與結合。舉例而言，某些零件可以被擴充或是結合。也可以加入其它的零件。根據實施例的不同，零件的安排也可以被交換或是取代。這些零件進一步的細節可以參閱說明書，及更明確的是參考以下的描述。圖3為根據本發明實施例的增強數據讀取方法的簡易流程圖。此圖標僅是範例之用，並不是用來限制本發明的權利要求範圍。對於熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。如圖所示，此增強數據讀取方法可以簡單的歸納如下1、(步驟310)接收一第一讀取命令；2、(步驟320)處理與第一讀取命令相關的信息；3、(步驟330)接收一第一多個地址段落；4、(步驟340)至少根據與第一多個地址段落相關的信息，產生第一讀取地址；5、(步驟350)接收一第一效能增強指示，且決定是否即將進行一增強讀取操作；6、(步驟360)等待n個頻率周期，其中n是一個整數，之後自該集成電路中的一存儲陣列輸出數據；以及7、(步驟370)進行一增強讀取操作，假如決定即將進行一增強讀取操作。上述流程系列提供了一種根據本發明實施例的增強數據讀取方法。如圖所示，此方法是使用包含同時使用多個接腳來傳送地址及數據信息，及進行多重數據讀取操作以響應效能增強指示信息的程序組合。其它的替代方法也可以被提供，其中加入其它的程序、刪除一個或多個步驟、或是提供一個流程中一個或多個順序被改變，而不會偏離本發明的權利要求範圍的精神。本方法進一步的細節可以參閱說明書，及更明確的是參考以下的敘述。圖4A和圖4B為根據本發明一實施例的一集成電路中增強數據讀取方法的簡易時序圖。此圖標僅是範例之用，並不是用來限制本發明的權利要求範圍。對於熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。現在會搭配圖3的簡易流程圖以及圖4A和圖4B的簡易時序圖來說明同時使用四個輸入輸出接腳的此增強數據讀取方法。在一特定範例中，一個75MHz的頻率被使用。在其它的實施例中，頻率速率可以根據不同的應用而調整。如圖所示，晶片選擇(CS#)信號被設置為低準位。在步驟310，一個8位指令，設計為32 (16進位)使用SI/SI00接腳來傳送。在步驟320，此方法包含處理與第一讀取命令相關的信息。請參閱圖2，此命令被傳送至模式邏輯224而被解碼，而狀態機構226被啟動以準備與此增強讀取命令相關的進一步數據。在步驟330，一個24位地址AO、、、A23，使用SI/SI00、S0/SI01、WP#/SI02和H0LD#/SI03接腳來接收。每一個接腳接收一系列的地址位，其被指派為地址段落。在一特定的實施例中，此24位地址在頻率信號SCLK的六個頻率周期接收。此地址傳送的時序會在以下的表I中顯示。
權利要求
1.一種增強數據讀取的系統，其特徵在於，該系統包含 一輸出入區塊，用以接收一操作命令、第一地址、以及一第一效能增強指示；以及 一邏輯電路，用以根據該第一效能增強指示，判定是否要進行一第一增強讀取操作；並使該系統在進行該第一增強讀取操作時，可直接接收與一該操作命令有關的一第二地址，不需再接收與該第二地址相關的操作命令。
2.根據權利要求1所述的系統，其特徵在於，在該系統進行第一增強讀取操作之後，該輸出入區塊還用於 接收一第二地址； 接收一第二效能增強指示；以及 等待η個頻率周期，其中η是一個整數，之後使用多個輸入/輸出接腳自一集成電路中的一存儲陣列輸出數據，該數據與該第二地址相關。
3.根據權利要求2所述的系統，其特徵在於，在自該集成電路中的該存儲陣列輸出數據之後，該邏輯電路還用於 根據至少一個與該第二效能增強指示相關的信息而決定是否即將進行一第二增強讀取操作。
4.根據權利要求1所述的系統，其特徵在於，其中該系統還包含一序列周邊接口接腳組態，該序列周邊接口接腳組態包含第一接腳是晶片選擇CS#、第二接腳是數據輸出SO/SIOl、第三接腳是寫入保護WP#/SI02、第四接腳是接地GND、第五接腳是數據輸入SI/SI00、第六接腳是序列頻率SCLK、第七接腳是保留H0LD#/SI03以及第八接腳是供應電壓VCC。
5.根據權利要求1所述的系統，其特徵在於，其中該第一效能增強指不包含在一第一增強指示頻率周期所接收的指示位P4、P5、P6和P7，以及在一第二增強指示頻率周期所接收的指示位PO、PU P2和P3，其中決定即將進行該第一增強讀取操作，假如下列條件成立P7關P3且P6關P2且P5關Pl且P4關PO。
全文摘要
本發明公開了一種用於序列周邊接口增強讀取效能的系統，該系統包含一輸出入區塊，用以接收一操作命令、第一地址、以及一第一效能增強指示；以及一邏輯電路，用以根據該第一效能增強指示，判定是否要進行一第一增強讀取操作；並使該系統在進行該第一增強讀取操作時，可直接接收與一該操作命令有關的一第二地址，不需再接收與該第二地址相關的操作命令。
文檔編號G06F13/42GK103034611SQ20121052127
公開日2013年4月10日 申請日期2009年1月6日 優先權日2008年1月7日
發明者洪俊雄, 張坤龍, 劉家和 申請人:旺宏電子股份有限公司