利用個別驗證來軟編程非易失性存儲器和額外軟編程存儲器單元的子組的製作方法

2023-09-18 09:58:20 3

專利名稱：利用個別驗證來軟編程非易失性存儲器和額外軟編程存儲器單元的子組的製作方法
技術領域：
本發明大體上涉及用於擦除非易失性存儲器裝置的半導體技術。
技術背景半導體存儲器裝置已變得越來越普遍地用於各種電子裝置。舉例來說，非易失性半 導體存儲器用於蜂窩式電話、數位相機、個人數字助理、移動計算裝置、非移動計算裝 置和其它裝置。電可擦可編程只讀存儲器(EEPROM)(包含快閃EEPROM)和電可編 程只讀存儲器(EPROM)屬於最普遍的非易失性半導體存儲器。快閃記憶體系統的一個實例使用夾在兩個選擇柵極之間的NAND結構，其包含串聯 布置多個電晶體。串聯的電晶體和選擇柵極稱為NAND串。圖1是展示一個NAND串的 頂視圖。圖2是其等效電路。圖1和2中描繪的NAND串包含四個電晶體100、 102、 104 和106,其串聯且夾在第一選擇柵極120與第二選擇柵極122之間。選擇柵極120將NAND 串連接到位線126。選擇柵極122將NAND串連接到源極線128。通過經由選擇線SGD 向控制柵極120CG施加適當電壓來控制選擇柵極120。通過經由選擇線SGS向控制柵極 122CG施加適當電壓來控制選擇柵極122。電晶體100、 102、 104和106中的每一者均 包含控制柵極和浮動柵極，從而形成存儲器單元的柵極元件。舉例來說，電晶體100具 有控制柵極100CG和浮動柵極IOOFG。電晶體102包含控制柵極102CG和浮動柵極 102FG。電晶體104包含控制柵極104CG和浮動柵極104FG。電晶體106包含控制柵極 106CG和浮動柵極106FG。控制柵極100CG連接到字線WL3，控制柵極102CG連接到 字線WL2，控制柵極104CG連接到字線WL1 ，且控制柵極106CG連接到字線WLO。應注意，儘管圖1和2展示NAND串中的四個存儲器單元，但僅提供四個電晶體的 使用作為實例。NAND串可具有少於四個存儲器單元或四個以上存儲器單元。舉例來說， 一些NAND串將包含8個存儲器單元、16個存儲器單元、32個存儲器單元等。本文的 論述不限於NAND串中的任何特定數目的存儲器單元。用於使用NAND結構的快閃記憶體系統的典型結構將包含若干NAND串。舉例來說， 圖3展示具有更多NAND串的存儲器陣列的三個NAND串202、204和206。圖3的NAND 串中的每一者均包含兩個選擇電晶體或柵極和四個存儲器單元。舉例來說，NAND串202 包含選擇電晶體220和230，以及存儲器單元222、 224、 226和228。 NAND串204包含 選擇電晶體240和250，以及存儲器單元242、 244、 246和248。每一串通過一個選擇柵 極(例如，選擇柵極230和選擇柵極250)連接到源極線。選擇線SGS用於控制源極側 選擇柵極。各個NAND串通過由選擇線SGD控制的選擇柵極220、 240等連接到相應的位線。在其它實施例中，選擇線不一定需要共用。字線WL3連接到用於存儲器單元222 和存儲器單元242的控制柵極。字線WL2連接到用於存儲器單元224和存儲器單元244 的控制柵極。字線WL1連接到用於存儲器單元226和存儲器單元246的控制柵極。字線 WL0連接到用於存儲器單元228和存儲器單元248的控制柵極。可見，位線和相應的 NAND串包括存儲器單元陣列的列。字線(WL3、 WL2、 WL1禾Q WLO)包括陣列的行。 每一字線連接行中的每一存儲器單元的控制柵極。舉例來說，字線WL2連接到用於存儲 器單元224、 244和252的控制柵極。每一存儲器單元可存儲數據(模擬或數字)。當存儲一位數字數據時，存儲器單元的 可能閾值電壓的範圍被劃分為兩個範圍，其指定為邏輯數據"1"和"0"。在NAND型 快閃記憶體的一個實例中，閾值電壓在存儲器單元被擦除之後為負，且定義為邏輯"l"。 編程操作之後的閾值電壓為正且定義為邏輯"0"。當閾值電壓為負且通過向控制柵極施 加0伏來嘗試讀取時，存儲器單元將接通以指示正存儲邏輯1。當閾值電壓為正且通過 向控制柵極施加0伏來嘗試讀取操作時，存儲器單元將不接通，其指示存儲邏輯0。存 儲器單元也可存儲多級信息，例如多位的數字數據。在存儲多級數據的情況下，可能閾 值電壓的範圍被劃分為數據級的數目。舉例來說，如果存儲四個級的信息，那麼將存在 四個閾值電壓範圍'指定為數據值"11"、 "10"、 "01"和"00"。在NAND型存儲器的 一個實例中，擦除操作之後的閾值電壓為負且定義為"11"。三個不同的正閾值電壓用於 狀態"10"、 "01"和"00"。NAND型快閃記憶體及其操作的相關實例在以下美國專利/專利申請案中提供第 5,570,315號美國專利；第5,774,397號美國專利；第6,046,935號美國專利；第6,456,528 號美國專利；以及第09/893,277號(公開號US2003/0002348)美國專利申請案，所述專 利全部以引用的方式併入本文中。當對快閃記憶體單元進行編程時，將編程電壓施加到控制柵極(經由選擇的字線) 且位線接地。來自p阱的電子注入到浮動柵極中。當電子在浮動柵極中積聚時，浮動柵 極會變成帶負電且單元的閾值電壓上升。浮動柵極充電且單元的閾值電壓可指示對應於 存儲的數據的特定狀態。為了擦除NAND型快閃記憶體的存儲器單元，電子從每一存儲器單元的浮動柵極轉 移到阱區和襯底。通常，將一個或一個以上高電壓(例如，-16V-20V)擦除脈衝施加到 阱區以將從每一存儲器單元的浮動柵極離開的電子吸引到阱區。每一存儲器單元的字線 接地或供以0 V以在隧道氧化物區上產生高電位從而吸引電子。如果在施加擦除電壓脈衝之後未擦除NAND串的每一存儲器單元，那麼脈衝的大小可增加並再施加到NAND串， 直到每一存儲器單元被擦除為止。在脈衝之間擦除電壓增加的量通常稱為擦除電壓的步 長大小。使用現有技術的典型的擦除操作可導致NAND串中存儲器單元之間的不同擦除速 率。 一些存儲器單元可比其它存儲器單元更快或更慢地到達用於擦除狀態的目標閾值電 壓電平。這可導致較快擦除存儲器單元的過度擦除，因為其將持續經受經施加以充分擦 除NAND串的較慢存儲器單元的擦除電壓。因此，不同的擦除速率可導致存儲器單元或 NAND串的較短循環壽命。典型的擦除操作也可導致NAND串的存儲器單元之間的完全 不同的閾值電壓。也就是說，當與所述串或裝置的其它存儲器單元相比時，NAND串的 一個或一個以上存儲器單元可在施加一個或一個以上擦除電壓脈衝之後具有不同的閾值 電壓。為克服此效應，已使用通常稱為軟編程的技術來調節擦除之後一個或一個以上存 儲器單元的閾值電壓。軟編程包含向一個或一個以上存儲器單元施加相對低的編程電壓， 其低於用於實際編程的電壓。軟編程通常包含施加編程電壓作為以編程電壓脈衝每次施 加之間的步長大小增加的一系列脈衝。軟編程升高存儲器單元的閾值電壓，以便使全體 經擦除存儲器單元的閾值電壓分布變窄和/或升高。然而軟編程可增加編程和擦除時間。另外，傳統的軟編程可經受不同的存儲器單元之間完全不同的性質的相同影響中的 某些影響。可能擦除緩慢的相同存儲器單元也可能軟編程緩慢。在軟編程結束時這些較 慢軟編程單元可比NAND串的其它單元具有更低的擦除閾值電壓。發明內容本文描述的技術屬於用於以提供更一致的擦除閾值電壓的方式對非易失性存儲器裝 置進行擦除和/或軟編程的技術。根據一個實施例，提供一種系統，其考慮在擦除和軟編 程操作期間一個或一個以上存儲器單元的個別特性、擦除行為和軟編程行為。可將一組非易失性存儲元件(例如，NAND串)劃分為子組進行擦除，以便避免過 度擦除較快擦除存儲元件。整個所述組元件經擦除，直到所述組元件的第一子組被驗證 為經擦除為止。所述第一子組可包含較快擦除元件。驗證所述第一子組包含從驗證中排 除第二子組。在所述第一子組被驗證為經擦除之後，其被抑制擦除，同時所述第二子組 經進一步擦除。當所述第二子組被驗證為經擦除時，所述組元件被驗證為經擦除。驗證 所述組元件經擦除可包含從驗證中排除所述第一子組或一起驗證所述第一和第二子組兩 者。取決於哪個子組正被擦除和驗證而使用不同的步長大小，以便更有效且準確地擦除 所述組元件。可將一組非易失性存儲元件劃分為子組進行軟編程，以便更完全地對較慢的軟編程 元件進行軟編程。整個所述組元件經軟編程，直到被驗證為經軟編程為止(或直到第一 子組元件被驗證為經軟編程，同時從驗證中排除第二子組為止)。在所述組被驗證為經軟 編程之後，第一子組元件被抑制進一步軟編程，同時對第二子組元件實施額外的軟編程。 第二子組可包含較慢的軟編程元件。第二子組可接著經歷軟編程驗證，同時從驗證中排 除第一子組。針對第二子組的軟編程和驗證可持續，直到其被驗證為經軟編程為止。取 決於哪一子組正被軟編程和驗證，可使用不同的步長大小以增加軟編程信號的大小。在 一個實施例中，在根據本文描述的技術的擦除之後執行根據本文描述的技術的軟編程。在一個實施例中，提供一種擦除非易失性存儲器的方法，其包含啟用一組非易失性 存儲元件的擦除。啟用所述組非易失性存儲元件的第一和第二子組進行擦除。接著向所 述組施加一個或一個以上擦除電壓脈衝，同時啟用所述第一和第二子組的非易失性存儲 元件進行擦除。施加脈衝直到所述第一子組被驗證為經擦除為止。在所述第一子組被驗 證為經擦除之後，抑制所述第一子組進一步擦除，同時再次啟用所述第二子組進行擦除。 接著向所述組施加一個或一個以上額外擦除電壓脈衝，同時抑制所述第一子組且啟用所 述第二子組。施加額外脈衝直到所述第二子組被驗證為經擦除為止。在一個實施例中，提供一種非易失性存儲器系統，其包含一組非易失性存儲元件以 及與所述組非易失性存儲元件通信的管理電路。所述組包含第一子組和第二子組的非易 失性存儲元件。所述管理電路使用一種技術來擦除所述組，所述技術包含向所述組施 加擦除電壓，同時啟用所述組中的每一非易失性存儲元件進行擦除；驗證所述第一子組 是否經擦除，同時從驗證中排除第二子組；以及重複施加和驗證，直到第一子組被驗證 為經擦除為止。在驗證所述第一子組為經擦除之後，管理電路抑制所述第一子組的擦除， 且啟用所述第二子組的擦除。管理電路接著向所述組施加擦除電壓，同時啟用所述第二 子組進行擦除且抑制所述第一子組進行擦除，並通過驗證第二子組是否經擦除來驗證所 述組非易失性存儲元件是否經擦除。在一個實施例中，提供一種軟編程非易失性存儲器的方法，其包括向一組非易失性 存儲元件施加一個或一個以上軟編程脈衝，直到所述組被驗證為經軟編程為止。在驗證 所述組為經軟編程之後，抑制所述組非易失性存儲元件的第一子組進行軟編程，且向所 述組非易失性存儲元件的第二子組施加一個或一個以上額外軟編程脈衝，同時抑制所述 第一子組的軟編程。在一個實施例中，在如上所述的擦除之後執行軟編程。根據另一實施例，提供一種非易失性存儲器系統，其包含一組非易失性存儲元件以及與所述組非易失性存儲元件通信的管理電路。所述組包含第一子組的非易失性存儲元 件和第二子組的非易失性存儲元件。管理電路通過向所述組中的每一非易失性存儲元件 施加軟編程電壓並驗證所述組是否經軟編程來對所述組非易失性存儲元件進行軟編程。 管理電路重複施加和驗證，直到所述組非易失性存儲元件被驗證為經軟編程為止。在驗 證所述組經軟編程之後，管理電路向第一子組的非易失性存儲元件中的每一非易失性存 儲元件施加軟編程電壓，並驗證第一子組的非易失性存儲元件是否經軟編程，同時從驗 證中排除第二子組。從對說明書、附圖和權利要求書的審閱可獲得本發明的其它特徵、方面和目的。


圖1是NAND串的頂視圖。圖2是圖1描繪的NAND串的等效電路圖。圖3是描繪三個NAND串的電路圖。圖4是可實施本發明的各個方面的非易失性存儲器系統的一個實施例的方框圖。 圖5說明存儲器陣列的示範性組織。圖6描繪根據實施例的可施加到經選擇字線的示範性編程/驗證電壓信號。圖7是用於執行編程操作的示範性流程圖。圖8描繪存儲器單元群組的示範性閾值分布。圖9描繪存儲兩位數據的存儲器單元群組的示範性閾值分布。圖10是描繪根據現有技術的用於執行擦除操作的示範性偏置條件的表。圖11是描繪在理想擦除操作期間NAND串的各個部分的電壓的曲線圖。圖12是NAND串的橫截面圖，其描繪所述NAND串內的各個電容性耦合電壓。圖13是描繪在擦除操作期間NAND串的末端存儲器單元的各個電壓的曲線圖。圖14A和圖14B描繪在完成擦除操作之後NAND串的末端和內部存儲器單元的示範性個別閾值電壓分布。圖15是根據一個實施例的用於擦除一組非易失性存儲元件的流程圖。圖16是描繪根據一個實施例的用於擦除和驗證一組非易失性存儲元件的擦除的偏置條件的表。圖17A-17C描繪根據一個實施例的在擦除操作期間NAND串的末端存儲器單元和內 部存儲器單元在各個點處的閾值電壓分布。圖18A-18B是描繪根據一個實施例的擦除電壓信號的曲線圖。圖19是根據一個實施例的用於執行圖15的步驟456的流程圖。圖20描繪根據現有技術的在軟編程之後NAND串的末端存儲器單元和內部存儲器單元的示範性閩值電壓分布。圖21是根據一個實施例的用於軟編程一組非易失性存儲元件的流程圖。圖22是描繪根據一個實施例的用於軟編程和驗證一組非易失性存儲元件的軟編程的偏置條件的表。圖23描繪根據一個實施例的在軟編程之後NAND串的末端存儲器單元和內部存儲 器單元的示範性閾值電壓分布。
具體實施方式
圖4是可用於實施本發明內容的一個或一個以上實施例的快閃記憶體的一個實施例 的方框圖。可使用其它系統和實施方案。存儲器單元陣列302由列控制電路304、行控 制電路306、 c源極控制電路310和p阱控制電路308控制。列控制電路304連接到存儲 器單元陣列302的位線，以用於讀取存儲在存儲器單元中的數據，用於確定編程操作期 間存儲器單元的狀態，且用於控制位線的電位電平以促進或抑制編程和擦除。行控制電 路306連接到字線以選擇字線中的一者、施加讀取電壓、施加與由列控制電路304控制 的位線電位電平組合的編程電壓、以及施加擦除電壓。C源極控制電路310控制連接到 存儲器單元的共用源極線(圖6中標為"C源極")。P阱控制電路308控制p阱電壓。存儲在存儲器單元中的數據可由列控制電路304讀出並經由數據輸入/輸出緩衝器 312輸出到外部I/O線。將存儲在存儲器單元中的編程數據經由外部I/O線輸入到數據輸 入/輸出緩衝器312，且傳遞到列控制電路304。外部1/0線連接到控制器318。用於控制快閃記憶體裝置的命令數據輸入到控制器318。命令數據通知快閃記憶體 請求何種操作。輸入命令傳遞到作為控制電路315的一部分的狀態機316。狀態機316 控制列控制電路304、行控制電路306、 c源極控制310、 p阱控制電路308和數據輸入/ 輸出緩衝器312。狀態機316也可輸出快閃記憶體的狀態數據，例如就緒/忙或通過/失敗。控制器318連接到或可與例如個人計算機、數位相機或個人數字助理等的主機系統 連接。其與起始例如將數據存儲到存儲器陣列302或從存儲器陣列302讀取數據的命令 的主機通信，並提供或接收所述數據。控制器318將所述命令轉換為可由作為控制電路 315的一部分的命令電路314解譯和執行的命令信號。命令電路314與狀態機316通信。 控制器318通常含有緩衝存儲器，用於用戶數據寫入存儲器陣列或從存儲器陣列中讀取。一個示範性存儲器系統包括包含控制器318的一個集成電路，和一個或一個以上集成電路晶片，其每一者均含有存儲器陣列和相關聯的控制、輸入/輸出和狀態機電路。存 在著將系統的存儲器陣列和控制器電路一起集成在一個或一個以上集成電路晶片上的趨 勢。存儲器系統可嵌入作為主機系統的一部分，或可包含在可移除地插入主機系統中的 存儲卡(或其它封裝)中。所述卡可包含整個存儲器系統(例如，包含控制器)或僅包 含具有相關聯外圍電路的存儲器陣列(其中控制器或控制功能嵌入在主機中)。因此，控 制器可嵌入在主機中或包含在可移除存儲器系統內。參看圖5，描述存儲器單元陣列302的示範性結構。作為一個實例，描述被分割為 1024個區塊的NAND快閃EEPROM。可同時擦除存儲在每一區塊中的數據。在一個實 施例中，區塊是同時擦除的單元的最小單位。在每一區塊中，在此實例中，存在8512個 列。每一區塊通常劃分為可為編程的單位的許多頁。用於編程的其它數據單位也是可能 和預期的。在一個實施例中，個別頁可劃分為多個段且所述段可含有作為基本編程操作 的一次寫入的最少數目的單元。 一個或一個以上數據頁通常存儲在一行存儲器單元中。在圖5的實例的每一區塊中，存在8512個列，其劃分為偶數列和奇數列。位線劃分 為偶數位線(BLe)和奇數位線(BLo)。在奇/偶位線結構中，沿著共用字線且連接到奇 數位線的存儲器單元在一個時間編程，而沿著共用字線且連接到偶數位線的存儲器單元 在另一時間編程。圖5展示四個存儲器單元，其串聯連接以形成NAND串。儘管展示四 個單元為包含在每一NAND串中，但可使用多於或少於四個(例如，16、 32或其它數目) 存儲器單元。NAND串的一個端子經由第一選擇電晶體或柵極(連接到選擇柵極漏極線 SGD)連接到相應的位線，且另一端子經由第二選擇電晶體(連接到選擇柵極源極線SGS) 連接到c源極。在其它實施例中，位線沒有劃分為奇數和偶數位線。此類結構通常稱為全位線結構。 在全位線結構中，在讀取和編程操作期間同時選擇區塊的全部位線。沿著共用字線且連 接到任何位線的存儲器單元同時編程。在一個實施例的讀取和編程操作期間，同時選擇4256個存儲器單元。選擇的存儲器 單元具有相同的字線(例如，WL2-i)和相同種類的位線(例如，偶數位線)。因此，可 同時編程532個字節的數據。同時讀取或編程的這532個字節的數據形成邏輯頁。因此， 在此實例中， 一個區塊可存儲至少8個頁。當每一存儲器單元存儲兩位數據(例如，多 級單元)時， 一個區塊存儲16個頁。其它大小的區塊和頁也可用於實施例。另外，不同 於圖4和5的結構的結構也可用於實施實施例。在讀取和驗證操作中，將選擇的區塊的選擇柵極升高到一個或一個以上選擇電壓且將選擇的區塊的未經選擇的字線(例如，WL0、 WL1和WL3)升高到讀取通過電壓(例 如，4.5伏)以使電晶體作為通過柵極操作。選擇的區塊的選擇字線(例如，WL2)連接 到參考電壓，其電平經指定用於每一讀取和驗證操作，以便確定關注的存儲器單元的閾 值電壓是高於還是低於此電平。舉例來說，在一位存儲器單元的讀取操作中，將選擇的 字線WL2接地，以便檢測閾值電壓是否高於OV。在一位存儲器單元的驗證操作中，將 選擇的字線WL2連接到例如0.8 V，以便在編程進行中驗證閾值電壓是否己達到0.8 V。 源極和p阱在讀取和驗證期間處於零伏。將選擇的位線(BLe)預充電到例如0.7V的電 平。如果閾值電壓高於讀取或驗證電平，那麼關注的位線(BLe)的電位電平由於相關聯 的非傳導性存儲器單元而維持高電平。另一方面，如果閾值電壓低於讀取或驗證電平， 那麼關注的位線(BLe)的電位電平由於傳導性存儲器單元而降低到低電平，例如小於 0.5 V。存儲器單元的狀態由連接到位線且讀出所得的位線電壓的讀出放大器檢測。是編 程還是擦除存儲器單元之間的差異取決於淨負電荷是否被存儲在浮動柵極中。舉例來說， 如果負電荷存儲在浮動柵極中，那麼閾值電壓變得較高且電晶體可處於增強操作模式。當在一個實例中編程存儲器單元時，漏極和p阱接收0伏，而控制柵極接收具有增 加量值的一系列編程脈衝。在一個實施例中，所述系列中脈衝的量值範圍在12伏到24 伏。在其它實施例中，所述系列中脈衝的範圍可不同，舉例來說，具有高於12伏的開始 電平。在存儲器單元的編程期間，在編程脈衝之間的周期中實施驗證操作。也就是說， 在每一編程脈衝之間讀取並行編程的單元群組中每一單元的編程電平，以確定其是否已 達到或超過其正編程到的驗證電平。 一種驗證編程的方式是在特定比較點測試傳導性。 例如在NAND單元中，通過針對所有後續的編程脈衝將位線電壓從0升高到VDD(例如， 2.5伏)以終止用於驗證為充分編程的單元的編程過程，來鎖定那些單元。在一些情況下， 將限制脈衝的數目(例如，20個脈衝)，且如果給定的存儲器單元沒有被最後的脈衝充 分編程，那麼假定錯誤。在一些實施方案中，在編程之前擦除存儲器單元(以區塊或其 它單位)。圖6描繪根據一個實施例的編程電壓信號。此信號具有一組帶增加量值的脈衝。脈 衝的量值隨每一脈衝增加預定的步長大小。在包含存儲多位數據的存儲器單元的一個實 施例中，示範性步長大小為0.2伏(或0.4伏)。在編程脈衝的每一者之間的是驗證脈衝。 圖6的信號假定四狀態存儲器單元，因此其包含三個驗證脈衝。舉例來說，在編程脈衝 330與332之間的是三個連續的驗證脈衝。第一驗證脈衝334描繪為處於零伏驗證電壓 電平。第二驗證脈衝336以第二驗證電壓電平跟隨第一驗證脈衝。第三驗證脈衝338以第三驗證電壓電平跟隨第二驗證脈衝336。能夠在八個狀態中存儲數據的多狀態存儲器 單元可能需要在七個比較點處執行驗證操作。因此，依次施加七個驗證脈衝以在兩個連 續的編程脈衝之間以七個驗證電平執行七個驗證操作。基於七個驗證操作，系統可確定 存儲器單元的狀態。 一種用於減少驗證的時間負擔的方法是使用更有效的驗證過程，例 如在以下申請案中所揭示2002年12月5日申請的題為"Smart Verify化r Multi-State Memories"的第10/314,055號美國專利申請案；2005年10月27日申請的題為"Methodfor Programming of Multi-State Non-Volatile Memory Using Smart Verify"的第_____號(代理人案號SAND-1051US1)美國專利申請案；以及2005年10月27日申請的題為 "Apparatus for Programming of Multi-State Non-Volatile Memory Using Smart Verify"的第_____號(代理人案號SAND-105IUS0)的美國專利申請案，所述申請案全部以全文引用的方式併入本文中。根據現有技術中已知的技術來執行上文描述的讀取和驗證操作。因此，所屬領域的 技術人員可改變所解釋細節中的許多細節。圖7是描述用於對非易失性存儲器進行編程的方法的一個實施例的流程圖。在步驟 340擦除將編程的存儲器單元。步驟340可包含擦除比將編程的存儲器單元更多的存儲 器單元(例如，以區塊或其它單位)。在步驟342，執行軟編程以使經擦除存儲器單元的 擦除閾值電壓的分布變窄。 一些存儲器單元可能由於擦除過程而處於比必要擦除狀態更 深的擦除狀態。軟編程可施加小編程脈衝以移動經擦除存儲器單元的閾值電壓使其更接 近擦除驗證電平。在圖7的步驟350，"數據加載"命令由控制器318發出並輸入到命令 電路314中，允許數據輸入到數據輸入/輸出緩衝器312。輸入數據被認為是命令且經由 輸入到命令電路314的命令鎖存信號(未說明)由狀態機316鎖存。在步驟352,將指 定頁地址的地址數據從控制器或主機輸入到行控制器或解碼器306。輸入數據被認為是 頁地址且在輸入到命令電路314的地址鎖存信號影響下經由狀態機316被鎖存。在步驟 354，將用於經定址頁的編程數據頁輸入到數據輸入/輸出緩衝器312以用於編程。舉例 來說，在一個實施例中可輸入532個字節的數據。所述數據鎖存在用於選擇的位線的適 當寄存器中。在一些實施例中，數據還鎖存在用於選擇的位線的第二寄存器中以用於驗 證操作。在步驟356，"編程"命令由控制器發出並輸入到數據輸入/輸出緩衝器312。命 令經由輸入到命令電路314的命令鎖存信號由狀態機316鎖存。通過"編程"命令觸發，將使用施加到適當字線的圖6的步進脈衝將在步驟354中 鎖存的數據編程到由狀態機316控制的經選擇存儲器單元中。在步驟358,將施加到經選擇字線的編程脈衝電壓電平Vpgm初始化為開始脈衝(例如，12 V)並將由狀態機316 維持的程序計數器PC初始化於O。在步驟360，將第一 Vpgm脈衝施加於經選擇字線。 如果邏輯"0"存儲在特定數據鎖存器中，指示應編程相應的存儲器單元，那麼將相應的 位線接地。另一方面，如果邏輯"1"存儲在特定鎖存器中，指示相應存儲器單元應保持 在其當前數據狀態，那麼將相應的位線連接到VDD以抑制編程。在步驟362，驗證經選擇存儲器單元的狀態。如果檢測到經選擇單元的目標閾值電 壓已到達適當電平，那麼存儲在相應數據鎖存器中的數據改變為邏輯"1"。如果檢測到 閾值電壓未到達適當電平，那麼存儲在相應數據鎖存器中的數據不改變。以此方式，無 需編程具有存儲在其相應數據鎖存器中的邏輯"1"的位線。當所有數據鎖存器存儲邏輯 "1"時，狀態機知道所有經選擇單元均已編程。在步驟364，檢査是否所有的數據鎖存 器均在存儲邏輯"l"。如果是這樣，那麼編程過程完成且成功，因為所有經選擇存儲器 單元均經編程且驗證到達其目標狀態。在步驟366報告"通過"狀態。如果在步驟364確定並非所有的數據鎖存器都在存儲邏輯"l5"，那麼編程過程繼續。 在步驟368，對照編程限制值檢查程序計數器PC。編程限制值的一個實例是20，然而， 可在各種實施方案中使用其它值。如果程序計數器PC不小於20，那麼在步驟369確定 未成功編程的位的數目是否等於或小於預定數目。如果未成功編程的位的數目等於或小 於預定數目，那麼將編程過程標記為通過且在步驟371報告通過狀態。可在讀取過程期 間使用誤差校正來校正未成功編程的位。然而，如果未成功編程的位的數目大於預定數 目，那麼將編程過程標記為失敗且在步驟370報告失敗狀態。如果程序計數器PC小於 20，那麼在步驟372使Vpgm電平增加步長大小且遞增程序計數器PC。在步驟372，過 程循環回到步驟360以施加下一 Vpgm脈衝。圖7的流程圖描繪可針對二進位存儲應用的單次通過編程方法。在可針對例如多級 存儲應用的二次通過編程方法中，可在流程圖的單一重複中使用多個編程或驗證步驟。 可針對編程操作的每一次通過執行步驟358-372。在第一次通過中，可施加一個或一個以 上編程脈衝並驗證其結果以確定單元是否處於適當的中間狀態。在第二次通過中，可施 加一個或一個以上編程脈衝並驗證其結果以確定單元是否處於適當的最終狀態。在成功的編程過程結束時，存儲器單元的閾值電壓應在用於經編程存儲器單元的閾 值電壓的一個或一個以上分布內或在用於經擦除存儲器單元的閾值電壓的分布內。圖8 說明當每一存儲器單元存儲一個位的數據時用於存儲器單元陣列的閾值電壓分布。圖8 展示用於經擦除存儲器單元的閾值電壓的第一分布380和用於經編程存儲器單元的閾值電壓的第二分布382。在一個實施例中，第一分布380中的閾值電壓電平為負且對應於 邏輯"1"，而第二分布382中的閾值電壓電平為正且對應於邏輯"0"。圖9說明當每一存儲器單元在四個物理狀態中存儲兩位數據時用於存儲器單元陣列 的示範性閾值電壓分布。分布384表示處於經擦除狀態(存儲"ll")的單元的閾值電壓 的分布，其具有負閾值電壓電平。分布386表示處於第一編程狀態(存儲"10")的單元 的閾值電壓的分布。分布388表示處於第二編程狀態(存儲"00")的單元的閾值電壓的 分布。分布390表示處於第三編程狀態(存儲"01")的單元的閾值電壓的分布。在此實 例中，存儲在單個存儲器單元中的兩個位中的每一位來自不同的邏輯頁。也就是說，存 儲在每一存儲器單元中的兩個位的每一位承載不同的邏輯頁地址。正方形中顯示的位對 應於下部頁。圓形中顯示的位對應於上部頁。在一個實施例中，使用格雷碼序列將邏輯 狀態指定到存儲器單元的連續物理狀態，使得如果浮動柵極的閾值電壓錯誤地移位到最 近的相鄰閾值電壓狀態範圍內，那麼僅一個位將受影響。為了提供改進的可靠性，優選 使個別分布變緊密(分布變窄)，因為較緊密的分布會使讀取餘量(相鄰狀態閾值分布之 間的距離)變寬。當然，如果存儲器以四個以上物理狀態操作，那麼在存儲器單元的所界定電壓閾值 窗內將存在等於狀態數目的閾值電壓分布數目。此外，儘管已向每一分布或物理狀態指 定特定的位圖案，但可指定不同的位圖案。通常，正並行編程的單元是沿著字線的交替單元。舉例來說，圖3說明沿著一個字 線WL2的大得多數目的單元中的三個存儲器單元224、 244和252。包含單元224和252 的一組交替單元存儲來自邏輯頁0和1 ("偶數頁")的位，而包含單元244的另一組交 替單元存儲來自邏輯頁2和3 ("奇數頁")的位。在一個實施例中，通過將p阱升高到擦除電壓(例如，20伏)並將經選擇區塊的字 線接地或對其施加O伏，同時源極和位線浮動，來擦除存儲器單元。圖10描繪用於執行 擦除操作的示範性偏置條件。由於電容性耦合，未經選擇的字線(例如，未經選擇的、 將不擦除的區塊中的那些字線)、位線、選擇線和c源極也升高到高的正電位(例如，20 V)。因此將強電場施加到經選擇區塊的存儲器單元的隧道氧化物層，且當浮動柵極的電 子發射到襯底時，擦除經選擇存儲器單元的數據。擦除指通過將電子轉移出其浮動柵極 來降低存儲器單元的閾值電壓。在充足的電子從浮動柵極轉移到p阱區時，經選擇單元 的閾值電壓變為負。 一旦閾值電壓到達預定的充分低的值，就可將存儲器單元視為經擦 除且認為擦除過程完成或成功。因此，擦除存儲器單元指降低存儲器單元的閾值電壓，且不暗示其完全或成功擦除。可在整個存儲器陣列、陣列的一個或一個以上區塊或單元 的另一單位上執行擦除。擦除電壓信號V^se通常作為一系列擦除電壓脈衝而施加，其中在每一脈衝之間實施擦除驗證操作。如果在擦除電壓脈衝施加之後正擦除的單元的單位 未被驗證為經擦除，那麼可將另一擦除電壓脈衝施加到p阱區。在一些實施例中，擦除電壓的峰值針對每一後續脈衝而增加(例如，從16V到20V以1 V遞增)。圖11是描繪在用於典型擦除操作的單一擦除電壓脈衝施加期間NAND串各部分處 電壓的曲線圖(例如，在圖10的偏置條件下)。圖11的實例說明理想情況，其忽略了如 下文論述的柵極間電容性電荷耦合。曲線410描繪接收擦除電壓信號Ve^e的p阱區的電 壓。擦除電壓脈衝導致p阱直線上升到20V並接著返回到0V。曲線414和412描繪所 述串的存儲器單元的控制柵極電壓和浮動柵極電壓。在施加擦除電壓脈衝之前，浮動柵 極電壓取決於存儲器單元的編程狀態，且通常低於OV。在圖ll中，針對第一擦除電壓 脈衝之前的浮動柵極電壓假定-1 V的值。控制柵極電壓414在整個擦除操作中保持於0 V，而浮動柵極電壓412與p阱電壓成比例地上升。浮動柵極在隧道電介質區上電容性耦 合到p阱。在許多NAND串實施方案中，存儲器單元的浮動柵極與p阱區之間的電容性 耦合比約為40-50%。因此，浮動柵極電壓412以與p阱電壓的約0.5:1的比率(當耦合 比為50%時)上升到約9 V的電壓。所得的擦除電位(單元的浮動柵極與p阱區之間的 電位)在以下圖11的曲線圖中給出。擦除電位等於p阱電壓(Verase=20V)與浮動柵極 電壓(VFC=9V)之間的差。對於圖11中描繪的情境，擦除電壓在第一擦除電壓脈衝開 始時等於約u v。應注意，擦除電位在實際的擦除電壓脈衝期間隨電子從浮動柵極轉移 到p阱而改變。由此，當p阱在擦除電壓脈衝之後返回到O V時，浮動柵極電壓將與施 加擦除電壓脈衝之前不同。通常，浮動柵極電壓在第一擦除電壓脈衝之後將為正，對應 於存儲器單元的負(經擦除)閾值電壓。NAND串中的實際電壓電平將不同於相對於圖11的理想情況描述的電壓電平。由於 相鄰浮動柵極之間以及選擇柵極與相鄰浮動柵極之間的電容性電荷耦合，NAND串的不 同存儲器單元在相同擦除偏置條件下可能經歷不同的擦除電位。圖12提供包含8個存儲器單元的NAND串的橫截面圖。儘管相對於圖12和8單元 NAND結構呈現實施例，但本發明不限於此，且可根據包含更少或8個以上存儲器單元 (例如，4、 12、 16或更多)的許多NAND結構來使用。如圖12中描繪，NAND串的存 儲器單元形成在p阱區540中。每一存儲器單元(502、 504、 506、 508、 510、 512、 514 和516)包含由控制柵極(502c、 504c、 506c、 508c、 510c、 512c、 514c和516c)和浮動柵極(502f、 504f、 506f、 510f、 512f、 514f和516f)組成的堆疊柵極結構。浮動柵極 形成於氧化物或其它電介質複合膜頂部上的p阱的表面上。控制柵極在浮動柵極上，其 中氧化物或其它隔離電介質層分離控制柵極和浮動柵極。存儲器單元的控制柵極連接到 或形成字線WL0、 WL1、 WL2、 WL3、 WL4、 WL5、 WL6和WL7。 N+擴散區542在相 鄰單元之間共用，藉此所述單元彼此串聯連接以形成NAND串。這些N+擴散區形成單 元中每一者的源極和漏極。N+擴散區526連接到用於NAND串的位線，而N+擴散區528 連接到用於多個NAND串的共用源極線。選擇柵極520和522由與存儲器單元相同的結 構形成，然而，柵極區電連接。由於電容性耦合，當擦除操作期間將高擦除電壓施加於p阱時，浮動選擇柵極522 和520升高到較高正電位。施加到p阱或其某個部分的擦除電壓從阱區耦合到選擇柵極 中的每一者。在許多NAND結構中約90-100%的p阱電壓可預期耦合到每一選擇柵極。 因此，如果20 V的擦除電壓脈衝施加於p阱，那麼每一選擇柵極上的電壓將上升約18 V-20V而到達18 V-20V的電壓。在圖12中，從p阱540到選擇柵極522和520的耦合 由箭頭530說明。儘管程度較小，但所述串的存儲器單元中的每一者也經歷類似的耦合 效應。存儲器單元的p阱與浮動柵極之間的耦合通常約為40-50%。每一浮動柵極還耦合 到其相應的控制柵極，其中耦合約為50-60%。在較小程度上，每一浮動柵極耦合到相鄰 的浮動柵極和控制柵極。所有不同的耦合加在一起達到總共100%。假定從p阱到浮動柵 極的50%耦合，每一存儲器單元的浮動柵極電壓在施加20 V擦除電壓脈衝下升高約10 V。 此耦合效應由箭頭532說明。耦合到每一存儲器單元的浮動柵極的電壓實現在隧道氧化 層上產生的Ve^e電位。舉例來說，針對在擦除之前具有-lV的浮動柵極電壓的存儲器單 元，在對p阱施加20V擦除電壓脈衝下產生約11 V (20V-9V)的擦除電位。所述串的每一存儲器單元將經歷來自相鄰存儲器單元和/或電晶體的一些電容性電 荷耦合。此耦合可影響單元的浮動柵極的電位，且因此影響單元的擦除電位。NAND串 的最後的存儲器單元(例如，圖12中的存儲器單元502和516)——連接到NAND串的 第一和最後字線(末端字線)且鄰近於NAND串的選擇柵極的那些存儲器單元一一將經 歷來自相鄰選擇柵極的電容性電荷耦合。在圖12中，此電容性耦合由從存儲器單元520 的選擇柵極520到浮動柵極502f的箭頭534以及從存儲器單元516的選擇柵極522到浮 動柵極516f的箭頭538描繪。耦合到存儲器單元502和516的電壓將與代表性選擇柵極 處的電壓量成比例地減少那些單元的隧道電介質區(例如，隧道氧化物)上存在的電場。由箭頭538和534表示的耦合在兩個方向上發生，因為在擦除操作期間，選擇柵極同樣處於浮動狀態。由此，存儲器單元516和502的浮動柵極電壓將對選擇柵極522和 520上的電壓有一些影響。然而，從浮動柵極到選擇柵極的耦合比從p阱到選擇柵極的 耦合小得多，且因此幾乎完全由p阱電壓確定選擇柵極電壓。在許多NAND實施方案中，從NAND串的末端存儲器單元的選擇柵極到浮動柵極的 電容性耦合可預期為約2%到5%的數量級。如果將20伏的擦除電壓施加到p阱區，那麼 在909bp阱到選擇柵極的耦合的情況下，每一選擇柵極的電壓將上升約18 V。隨後由於 從選擇柵極到相鄰浮動柵極的2-5%的耦合，相鄰浮動柵極(例如，516f和502f)上的電 壓將上升約0.4-1 V。所述串的末端存儲器單元的隧道氧化物上的所得電壓將比圖11所 示的理想情況的電壓小約0.4到1 V。應注意，上文提到的電容性耦合可取決於存儲器單 元和選擇柵極的物理尺寸、存儲器單元與選擇柵極之間的間距、以及在構造此類組件中 使用的例如隧道電介質、控制與浮動柵極之間的電介質以及選擇柵極與存儲器單元之間 的電介質的材料的電介質性質而較大程度地改變。例如在一些情況下，上文提到的耦合 可大於或小於上文提到的2-5%範圍。除了相鄰浮動柵極之間的耦合之外，另一因素是浮動柵極與相鄰字線或控制柵極之 間的耦合。此耦合也可為2-5%的數量級，但可取決於存儲器單元的尺寸和形狀而更小或 更大。在一些情況下，尤其是選擇柵極與相鄰存儲器單元之間的物理距離類似於兩個內 部存儲器單元之間的距離時，從選擇柵極到相鄰浮動柵極的耦合將處在與來自相鄰控制 柵極(字線)和浮動柵極的耦合類似的範圍內。然而在擦除操作期間，由於選擇柵極與 控制柵極和浮動柵極相比被不同地偏置，因此末端存儲器單元的浮動柵極電壓將高於內 部存儲器單元的浮動柵極電壓，且因此用於末端存儲器單元的擦除電位將較低，如下文描述。圖13描繪在圖10的偏置條件下在用於擦除操作的單個擦除電壓脈衝施加期間， NAND串的典型末端存儲器單元的p阱電壓420、浮動柵極電壓422和控制柵極電壓424。 P阱電壓420從0 V上升到20 V的峰值並接著返回到0 V。控制柵極電壓424保持在0 V， 因為連接到每一存儲器單元的字線被供以0 V。如同所有的單元，末端存儲器單元的浮動 柵極在約40-50免的數量級上電容性耦合到p阱區。在p阱區電壓增加到20 V時，此電 容性耦合促使浮動柵極電壓在假定50%耦合時上升約10 V。末端存儲器單元另外具有處 於與其耦合的相鄰選擇柵極處的一部分電壓。因此，這些浮動柵極上的電壓將不僅與和 其電容性耦合的p阱電壓成比例地增加，而且還由於來自選擇柵極的2-5%耦合而增加。 在圖13中，假定來自選擇柵極的耦合向浮動柵極電壓增加額外的1 V。因此，與圖11中描繪的理想情況的9V的最大值成對比，浮動柵極電壓422在擦除電壓脈衝的開始時上 升到IO V的最大值。末端存儲器單元的隧道電介質區上的擦除電位在以下圖13的曲線 圖中給出。擦除電壓脈衝開始時的擦除電位為約10 V，或比理想情況的11 V擦除電位小 約1 V。NAND串的不鄰近於選擇柵極的存儲器單元(即，除了NAND串的末端存儲器單元 以外的所有存儲器單元)在本文中可稱為所述串的內部存儲器單元。在圖12中，NAND 串的內部存儲器單元是存儲器單元504、 506、 508、 510、 512禾B 514。儘管內部存儲器 單元將經歷將減少其擦除電位的來自相鄰浮動柵極的電容性耦合(下文論述)，但其程度 比末端存儲器單元的程度小。因此，內部存儲器單元將大體上如早先描述的理想情況而 表現，且具有約11 V的擦除電位(假定單元處於編程狀態，其中在擦除電壓脈衝之前浮 動柵極電壓約-lV)。由於與內部存儲器單元相比，末端存儲器單元的隧道氧化物層上的 電位較低，因此末端存儲器單元在施加一個或一個以上擦除電壓脈衝之後將較緩慢地擦 除且不會與內部存儲器單元一樣深地擦除(將具有較少的從其浮動柵極轉移的電子)。當浮動柵極上的電荷高於預定電平(低於預定電平的閾值電壓)時，NAND串的存 儲器單元被驗證為經擦除。由於對末端存儲器單元的浮動柵極的額外耦合，擦除操作的 總時間增加，以便充分擦除這些末端存儲器單元。內部存儲器單元可施加在數目N的擦 除電壓脈衝之後充分擦除，而NAND串的末端存儲器單元可能不會充分擦除，直到施加 N+l或N+l以上的擦除電壓脈衝為止。圖12通過箭頭536說明NAND串的個別存儲器單元的浮動柵極之間的額外電容性 耦合效應。舉例來說，WL0和WL1上相鄰浮動柵極之間的耦合可為2-5%的數量級，但 可取決於存儲器單元的尺寸和形狀而更小或更大。由此，存儲器單元516的浮動柵極上 存在的電壓將影響存儲器單元514的浮動柵極的電壓，反過來也是這樣。類似的耦合將 存在於連接到WL2的存儲器單元514和512的浮動柵極之間，以此類推。此耦合在兩個 方向上存在，如箭頭536上的雙頭所指示。這些耦合效應將在各種電平下的NAND串的 所有存儲器單元之間看見，但耦合影響將小於對末端存儲器單元的影響，因為相鄰控制 柵極和浮動柵極上的偏置電壓不同於選擇柵極上的偏置條件。在擦除電壓脈衝存在期間， 每一浮動柵極的電壓顯著小於選擇柵極處存在的電壓。因此，由於個別存儲器單元的浮 動柵極之間的耦合而在每一浮動柵極中誘發的電壓量將小於由於耦合到鄰近選擇柵極而 在末端存儲器單元的浮動柵極中誘發的電壓。然而，NAND串的每一存儲器單元可預期 具有在其浮動柵極處存在的略微不同的淨電荷以及由於此耦合而帶來的相應不同的擦除行為。圖14A展示在數據已寫入存儲器陣列之後四狀態或四級存儲器裝置的擦除(E)和 編程(A、 B、 C)閾值電壓VT分布。圖14B描繪在擦除操作己完成之後的同一四狀態 存儲器裝置。單獨描繪用於內部字線和末端字線的存儲器單元的閾值電壓分布。分布430 展示用於內部字線的閾值電壓分布，內部字線比由分布432描繪的末端字線更深地擦除。 在一些NAND存儲器裝置實施方案中，由於來自選擇柵極的電容性電荷耦合，內部存儲 器單元將比末端存儲器單元深約0.5-1 V而擦除。內部和末端字線兩者的存儲器單元大體 上均相比所需來說更深地擦除。為保證在許多寫入/擦除循環之後可以一個擦除電壓脈衝 擦除所有或大多數存儲器單元，第一擦除電壓脈衝的經選擇大小一般將大於在一個脈衝 中擦除新裝置(未經歷許多寫入/擦除循環)的所有單元所需的大小。因此，新存儲器裝 置在經歷擦除操作之後可具有如圖14B所示的閾值電壓分布。當在NAND串級或更高處(例如，在區塊或串的其它單位上)執行許多存儲器單元 的擦除驗證時，存儲器單元之間完全不同的擦除時間或行為可導致過度壓緊和過度擦除 某些存儲器單元。舉例來說，在嘗試充分擦除所述串的末端存儲器單元同時可能過度擦 除NAND串的內部存儲器單元。如先前描述，內部存儲器單元將比末端存儲器單元更快 地擦除。如果在NAND串級處執行驗證，那麼NAND串將繼續在p阱處接收擦除電壓脈 衝，直到擦除所述串的每一存儲器單元為止。因此，即使內部存儲器單元可在比末端存 儲器單元更少數目的擦除電壓脈衝之後充分擦除，但內部存儲器單元將接收額外的擦除電壓脈衝，直到所述串的每一存儲器單元被驗證為經擦除為止。由於過度擦除而在內部存儲器單元上放置比必要壓力更大的壓力。由於末端存儲器 單元的較慢擦除時間而帶來的過度擦除內部存儲器單元可減少內部存儲器單元和整個非 易失性存儲器系統的使用壽命。如此項技術中理解，在電晶體的隧道氧化物層上施加較 大的電位壓緊氧化物材料。隧道氧化物層上足夠高的電位的施加以及許多次較低電位的 施加可最終導致氧化物層的損壞。由於可執行額外操作來改變擦除之後存儲器單元的閾值電壓，所以存儲器單元之間 完全不同的擦除行為也可導致擦除操作時間增加。當擦除快閃記憶體單元時，目標是所 有經擦除單元均具有在預定負閾值電壓範圍內的負閾值電壓。然而如所說明，擦除過程 可能導致一些單元具有低於預定範圍的負閾值電壓。具有過低的閾值電壓的存儲器單元 可能隨後不能正確編程，或可能導致其它單元不能正確編程(例如，通過增加程序幹擾 發生的概率)。因此，過度擦除的裝置將常常經歷所謂的軟編程。具有顯著低於預定範圍內的值的閾值電壓的存儲器單元將接收少量的編程，使得閾值電壓升高到處於預定範圍 內。軟編程過程要求執行額外的操作且由於增加的擦除時間而降低存儲器性能，因為軟 編程通常認為是擦除操作的一部分。根據一個實施例，將正擦除的一組存儲器單元的字線劃分為獨立驗證的子組，使得 可將額外的擦除脈衝提供到具有較慢擦除存儲器單元的選擇字線。以此方式，較快擦除 字線不會過度擦除，且組中的所有字線的存儲器單元在擦除操作之後將具有相同(或大 體上相同)的閾值電壓分布。圖15是描繪根據一個實施例的擦除一組存儲器單元的方法的流程圖。所屬領域的技 術人員將了解，根據圖15的方法可並行地在多個NAND串上操作，例如以擦除存儲器 單元的區塊。另外，根據所述實施例，也可在單元的其它單位上操作。在一個實施例中， 可針對圖7的擦除步驟340執行根據圖15的流程圖的擦除。在一個實施例中，在控制器 318從主機接收到擦除或編程一組存儲器單元的請求之後執行根據圖15的擦除。在步驟440使NAND串的位線、源極線、源極選擇柵極線和漏極選擇柵極線浮動。 在步驟442,將零伏(或接地)施加於NAND串的每一字線。步驟440和442實現可包 含NAND串或並聯的多個NAND串的整個組存儲器單元的擦除。在步驟444，將擦除電 壓脈衝Ve^e施加於NAND串的p阱區。在步驟446,針對擦除狀態驗證連接到內部字線 的存儲器單元。將連接到末端字線的存儲器單元從驗證排除，使得僅驗證內部存儲器單 元。通過向末端字線施加足以接通存儲器單元(無論其是否被擦除)的電壓來從驗證中排除末端字線。此電壓可大於施加到內部字線的擦除驗證電壓^^^。在步驟446可使用 許多電壓電平。舉例來說，可使用足夠大以接通編程到最高狀態的存儲器單元的電壓， 但僅略微大於擦除驗證電壓的電壓在多數實施例中將是足夠的。重要因素在於，在驗證 內部字線同時，連接到末端字線的存儲器單元為傳導的。在步驟448，確定每一 NAND串在步驟446是否成功驗證為己擦除其內部存儲器單 元。在一個實施例中，僅在每個NAND串成功驗證為已擦除其內部存儲器單元時認為步 驟448和內部存儲器單元擦除成功。在另一實施例中，如果僅預定數目的NAND串成功 驗證為已擦除其內部存儲器單元，那麼認為步驟448和內部存儲器單元擦除成功。通過 基於預定數目的NAND串而不是每個NAND串來確定內部存儲器單元擦除成功，驗證過 程可在達到最大擦除循環數目之前停止(步驟450)。這可避免由於一個或少量難以擦除 或有缺陷的NAND串而過度擦除NAND串。如果在步驟448沒有成功驗證所有或預定數目的NAND串，那麼方法分支到步驟450，其中針對擦除限制值檢查驗證計數器VC。驗證計數器用於限制擦除循環的重複的 數目。擦除限制的一個實例是8，然而可使用其它值。如果驗證計數器小於擦除限制值，那麼VC遞增1，且擦除電壓脈衝的值Verase步進增加第一步長大小或遞增值AVERAl。在一個實施例中，AVERAl約為0.5 V到1 V。在一個實施例中選擇在步驟444施加的第一擦除電壓脈衝為具有一量值，使得在寫 入擦除循環之前和之後，連接到內部字線的單元恰好在施加第一脈衝之後擦除而不會過 度擦除。以此方式，可在一個脈衝中擦除內部存儲器單元，使得對於大部分時間，將在 步驟440到446的恰好一次重複之後驗證內部字線。因此，AVERAI可為相對小的值，以 便在需要進一步重複的那些情況下(例如，許多寫入擦除循環之後)恰好擦除內部存儲 器單元。將參看圖18A和18B論述關於可根據實施例使用的各種步長大小的更多細節。如果驗證計數器不小於8，那麼方法進行到步驟452，其中將未驗證NAND串的數 目與預定數目進行比較。如果未驗證的數目小於或等於預定數目，那麼方法進行到步驟 458。如果未驗證的串的數目不小於預定數目，那麼在步驟454針對操作報告失敗狀態。 步驟452是可選的。舉例來說，在基於少於全部NAND串認為步驟448成功的實施例中， 可省略步驟448。在步驟448或452的是(yes)分支之後，內部字線的存儲器單元已驗證為經擦除。 另外，連接到正擦除的組的所有字線的所有存儲器單元由於步驟440到446而使其浮動 柵極電荷增加(電荷隨電子移除而增加)。然而，末端存儲器單元仍未驗證為處於擦除狀 態。如先前描述，這些末端存儲器單元比內部存儲器單元更慢地擦除。因此，確認較快 的存儲器單元現已擦除之後，注意力可指向末端存儲器單元以因此提供額外的擦除。以此方式， 一組存儲器單元的內部和末端存儲器單元在擦除操作完成之後將被擦除到約相 同的電平。在步驟458，將驗證計數器VC重設為零。另外，擦除電壓VeraSe步進增加第二遞增 大小AVERA2。 AVERA可大於AVERAI。在一個實施例中，AVERA2可為約1 V至lj 2 V。AVs^優選經選擇以使得在以增加的電平施加單個擦除電壓脈衝之後，將在寫入/擦除循 環之前和之後都擦除末端存儲器單元。在步驟460，再次使位線、源極線、源極選擇柵 極線和漏極選擇柵極線浮動。在步驟462，抑制內部字線進一步擦除且啟用末端字線用 於進一步擦除。可在後續擦除電壓脈衝期間通過浮動內部字線來抑制對內部存儲器單元 的擦除。可通過向末端字線施加OV來啟用末端存儲器單元以擦除。在設置此條件之後， 將處於增加電平的第一擦除電壓脈衝施加於所述組存儲器單元。在步驟466，針對擦除狀態驗證末端字線，同時從驗證中排除內部字線。再次，如步驟446中，此可通過向末 端字線施加擦除驗證電壓，同時向內部字線施加足以接通內部字線的存儲器單元(不管 其狀態如何)的電壓來完成。此施加於內部字線的電壓將大於施加於末端字線的擦除驗 證電壓。然而應注意，在一些實施例中，可針對擦除狀態在步驟466驗證整個NAND串。 內部存儲器單元已驗證為經擦除，且因此其在擦除驗證電壓施加下應傳導。因此，在此 替代實施例中可在步驟466驗證所述串的每一存儲器單元。然而，可能優選向內部存儲 器單元施加較大的電壓，以便恰好對仍未驗證的末端字線實施驗證。在步驟468，確定每一NAND串是否成功驗證為已擦除其末端存儲器單元。類似於 步驟448，當所有或僅預定數目的NAND串成功驗證時可作出在步驟468成功的確定。 如果所有或預定數目的NAND串成功驗證，那麼在步驟470報告通過狀態。如果所有或 預定數目沒有成功驗證，那麼在步驟472針對擦除限制值檢查驗證計數器。如果驗證計數器小於限制，那麼方法進行到步驟474，其中驗證計數器遞增1且擦除電壓Verase步進增加第三遞增步長大小AV^A。在一個實施例中，AVERA3為與AVERI相同的值。在其它實施例中，AVERA3大於 △VERAI,因為末端存儲器單元擦除較慢且可得益於較大的遞增值以加速其擦除。步驟 458和474的結果是，在針對向末端存儲器單元首先施加擦除電壓而驗證內部字線之後， 擦除電壓脈衝增加較大量。如果需要多次重複以便完全擦除末端存儲器單元，那麼隨後 在步驟474其將增加較小量。再次，下文將論述用於遞增值的更多細節和替代方案。如 果驗證計數器不小於8，那麼在步驟476將未驗證NAND串的數目與預定數目進行比較。 類似於步驟452，步驟476是可選的。如果未驗證串的數目小於預定數目，那麼在步驟 470報告通過狀態。然而，如果未驗證NAND串的數目大於預定數目，那麼在步驟454 報告失敗狀態。圖16是展示作為圖15的擦除操作的一部分而執行的各種子操作的偏置條件的表。 列480陳述用於擦除正擦除的字線組中所有字線的存儲器單元的偏置條件。列480對應 於圖15的步驟440到444。在這些步驟中，每一字線的所有存儲器單元通過從其浮動柵 極轉移電子而使其浮動柵極處的電荷增加。位線和源極線如同源極和漏極選擇柵極線一 樣浮動。每一字線供以OV以便啟用其擦除。p阱接收所述擦除電壓，且藉助於通過向字 線施加0 V和向p阱施加Ve^e而產生的電位來從所述組的每一存儲器單元的浮動柵極轉 移電子。列482陳述用於針對擦除狀態僅驗證內部字線的偏置條件。列482對應於圖15的步驟446。位線浮動，而源極線處於VoD。漏極選擇柵極和源極選擇柵極線供以足以接通兩 種選擇柵極的正電壓VSG。 VsG通常大於VDD。舉例來說，在一個實施例中Vs(j可為約 4-4.5 V。內部字線具備用於操作的擦除驗證電壓(例如，0 V)。字線WLo和字線WL 具備電壓Vusel。 Vusel可為如先前所述的電壓範圍，但通常經選擇以便確保連接於字線 WLo和字線WU的存儲器單元的傳導。舉例來說，V^i可為大於經編程存儲器單元的電 位電壓中任一者的電壓。然而，在多數情況下使用僅略微大於擦除驗證電壓的值是足夠 的，因為在施加第一擦除電壓脈衝之後甚至末端存儲器單元也在一定程度上擦除。通過 使用Vusei作為施加到字線WL。和字線WU的電壓，在步驟446將末端存儲器單元從內 部字線驗證操作中排除。為了驗證內部存儲器單元是否擦除，將列482的偏置條件施加 到NAND串並讀出位線電壓。如果內部存儲器單元被充分深地擦除，那麼其將處於接通 狀態且提供從源極線到位線的傳導路徑。將通過NAND串誘發電流且位線電壓將增加。 在預定時間量之後，由讀出放大器讀出或檢查位線電壓。如果位線電壓已達到預定電平， 那麼內部存儲器單元驗證為經擦除。如果內部存儲器單元沒有被充分深地擦除，那麼其 將不會處於接通狀態且因此將不會傳導任何電流或將傳導極少量的電流。由此，位線電 壓將不會增加到預定電平。當在預定時間量之後讀出位線電壓時，其將不會達到預定電 平且內部存儲器單元將不會驗證為經擦除。列484陳述用於僅擦除連接到所述正擦除的組的末端字線的存儲器單元的偏置條 件。列484對應於圖15的步驟460到464。如同擦除所有字線，位線、源極線、源極選擇柵極線和漏極選擇柵極線全部浮動。另外，P阱將供以擦除電壓Verase。為了抑制內部 字線(已驗證為經擦除)的存儲器單元的進一步擦除，內部字線浮動，而末端字線具備0V。以此方式，內部字線將耦合到p阱且在與其連接的存儲器單元的隧道電介質區上不產生擦除電位。然而，通過向末端字線供應ov，那些存儲器單元將被啟用以擦除。因此，當將擦除電壓脈衝施加到p阱時僅擦除末端字線的存儲器單元。列486陳述用於僅驗證末端字線的擦除狀態的偏置條件。列486對應於圖15的步驟 466。如同列482的內部字線驗證操作，位線浮動，而源極線處於VoD。 p阱接地且漏極 選擇柵極和源極選擇柵極通過電壓Vsg接通。為了驗證末端字線同時從驗證中排除內部字線，將擦除驗證電壓Ev^fy (例如，0 V)施加到字線WLo和WLn，同時將Vuw提供到內部字線。Vu^將確保內部字線的存儲器單元的傳導，使得可測試僅末端字線的擦除狀態。如果末端存儲器單元被充分擦除，那麼其將在施加Everify電壓下接通。位線電壓 將增加到或超過指示末端存儲器單元經擦除的預定電平。如果末端存儲器單元未被充分擦除，那麼其將保持斷開或在施加￥91￡5「電壓下至少不會充分接通。位線電壓將不會增加 到指示末端存儲器單元仍未擦除的預定電平。如先前論述，可以可選地驗證整個NAND 串，因為在步驟446己先前驗證內部存儲器單元。因此，擦除驗證電壓可施加到內部字 線用於末端字線驗證，因為其在擦除驗證電壓下會傳導。然而，可能有益的是供應Vusel 以確保傳導，以便僅測試末端存儲器單元的擦除狀態。圖17A到圖17C描繪根據實施例擦除的一組存儲器單元的改進擦除閾值電壓分布。 圖17A展示在數據已寫入存儲器陣列之後四級NAND存儲器裝置的擦除和編程閾值電壓 分布。圖17B展示在單個擦除電壓脈衝施加完成之後裝置的存儲器單元的擦除閾值電壓 分布。舉例來說，圖17B可對應於根據圖16的偏置條件(列480)完成圖15的步驟444 的時間。通常，且如圖17B所示，在施加第一擦除電壓脈衝之後，僅內部字線的存儲器 單元(分布430所示)將充分擦除。末端字線的存儲器單元(分布432所示)使負電荷 從其浮動柵極移除，但並不足夠，使得其處於實際擦除狀態。這是由於末端字線的選擇 柵極與浮動柵極之間的耦合而帶來的不同字線的完全不同的擦除行為。圖17C展示在僅 將額外擦除脈衝施加到所述正擦除的組的末端字線之後存儲器單元的子組的擦除閾值分 布。舉例來說，圖17C可對應於圖15的步驟464完成之後的時間。這可在將一個額外擦 除脈衝施加到末端字線之後，或在通過步驟460-474的多次重複而施加多個擦除脈衝之 後。由於使用圖15和16中描繪的方法，內部字線和末端字線使與其連接的存儲器單元 擦除到相似的閾值電壓。因此，防止了由於較慢擦除末端字線帶來的內部中間字線的過 度擦除。通過劃分存儲器單元的不同子組的驗證，已補償完全不同的擦除行為，使得所 有的存儲器單元在大約相同的閾值電壓分布中結束。在其它實施例中可以不同方式進行NAND串內字線的劃分。舉例來說，NAND串的 兩個最末端字線(例如，WLq、 WLi、 WL^和WLn)可組合在一起作為末端字線，且其 餘字線(WL2-WLn.2)組合在一起作為內部字線。在此實施例中，圖15的步驟446將包 含驗證字線WL2- WLn-2，且步驟462和466將執行以進一步擦除和驗證字線WLG、 WL!、 WL^和WU。在又一實施例中，六個或六個以上字線可組合在一起作為末端字線。也可 實施其它組合。圖18A和18B描繪可根據各種實施例使用的擦除電壓信號。圖18A展示第一擦除電壓脈衝，其為具有量值V^^的脈衝。第一脈衝可為施加到圖15的步驟444處正擦除的 存儲器單元組的第一脈衝。此脈衝用於擦除所述組的所有存儲器單元。在一些實施例中， 擦除脈衝的第一值可為約15 V到20 V。在一個實施例中，優選以在寫入/擦除循環之前和之後，內部字線上的單元將在施加單個擦除電壓脈衝之後恰好擦除(且不會過度擦除) 的方式來選擇第一擦除脈衝的量值。然而在寫入/擦除循環之後，或由於個別構造的存儲 器裝置的完全不同的參數，所有內部存儲器單元在第一脈衝之後可能不被擦除。在其它 實施例中，第一擦除電壓脈衝可經選擇以使得僅在寫入/擦除循環之前或僅在有限數目的 寫入/擦除循環期間，內部存儲器單元將在施加第一脈衝之後擦除。在擴展的寫入/擦除循 環之後，可能需要更多的脈衝。此技術可減少寫入/擦除循環開始時的過度擦除，其代價 是在擴展的寫入/擦除循環之後更多的擦除電壓脈衝。如圖18A所示，在內部字線成功驗證為擦除之前施加第二脈衝pulses擦除電壓信號從pulse,到pulse2增加步長大小AVER^。增加AVERAI對應於圖15的步驟456。在一個實施例中AV^^W可為約0.5V到1V。在施加第二擦除電壓脈衝之後，所有內部字線 被成功驗證。這可對應於圖15的步驟448。在所有內部字線經驗證之後，僅針對末端存 儲器單元繼續擦除。這些存儲器單元較慢地擦除，因此針對第三擦除電壓脈衝pulse3的施加，擦除電壓信號增加第二較大遞增步長大小AVERA2。此可對應於圖15的步驟458。 在一個實施例中優選AVERA2經選擇以使得在僅向末端存儲器單元施加第一擦除電壓脈 衝(例如，pulSe3)之後，在寫入/擦除循環之前和之後均將擦除所有末端存儲器單元。 在一個實施例中，AVERA2為約2伏。pulse3的施加對應於圖15的步驟464。隨後脈衝增加第三步長大小AV&^。這對應於圖15的步驟474。 AVER^在一個實施例中可等於 AVERAI，或在其它實施例中可更大或更小。圖18B描繪當執行圖15的方法時可使用的擦除電壓信號的替代實施例。在此實施例 中，第一擦除電壓脈衝選擇為大於第二脈衝。第一擦除電壓脈衝pulse,5經選擇以引起較 大的電壓偏移(例如，約6V)。此擦除電壓脈衝仍經理想選擇以使得在施加單個脈衝之 後，在某一數目的寫入/擦除循環之前和之後將擦除內部存儲器單元。然而認識到，在一 些情況下可能使用一個以上脈衝來擦除所有內部存儲器單元。在其它實施例中，第一擦 除電壓脈衝可經選擇以使得僅在寫入/擦除循環之前或僅在有限數目的寫入/擦除循環期 間，內部存儲器單元將在施加第一擦除電壓脈衝之後擦除。在擴展的寫入/擦除循環之後， 可能需要更多的脈衝。在圖18B的實施例中，在所有內部存儲器單元驗證為經擦除之前需要第二和第三脈衝兩者。第二擦除電壓脈衝pulse2比pulsei小步長大小AVE^。擦除電 壓信號的遞減也對應於圖15的步驟456。然而，並非遞增擦除電壓脈衝，其大小減小 AVERA4。這確保內部存儲器單元在施加第二擦除電壓脈衝之後不會過度擦除。使第二脈衝較小，以在存儲器單元的閾值電壓中引起較小的偏移。如果需要第三擦除電壓脈衝，如pulse3所示，那麼接著可使其增加步長大小av^m，以確保電子從那些存儲器單元的 浮動柵極持續轉移。在施加第三擦除電壓脈衝之後，內部存儲器單元驗證為經擦除。圖18B的其餘部分 與圖18A相同。經施加以恰好調節末端存儲器單元的第一擦除電壓脈衝pulse4從前一擦除電壓脈衝大小增加量值AV^4-。這對應於圖15的步驟458。在圖18B的實施例中， 需要額外的擦除電壓脈衝來擦除末端存儲器單元。因此第五擦除電壓脈衝pulse5增加值 4VE^3超過第四擦除電壓脈衝值。在一個實施例中，在施加第一擦除電壓脈衝pulse,之 後，第二擦除電壓脈衝pulse2可具有與pulsei相同的大小而不是大小減小。在此實施例 中，隨後用以擦除內部存儲器單元所需的任何擦除電壓脈衝均將增加值AVERAI，如圖 示。圖19是描繪用於執行圖15的步驟456的根據一個實施例的方法的流程圖。在圖19 中，如圖示通過圖18B的擦除電壓脈衝來執行步驟456。在圖15的步驟450中，首先在 步驟490確定驗證計數器VC是否等於零，指示目前為止僅一個擦除電壓脈衝施加到存 儲器單元組。如果驗證計數器等於零，指示這是對擦除電壓脈衝大小的第一次改變，接 著方法進行到步驟492，其中擦除電壓脈衝大小步進減小值AVsRA4。這將導致在下一重 復期間施加類似於pulse2的脈衝。然而如果驗證計數器不等於零，指示這是對擦除電壓 信號的第二次或更多次改變，接著方法進行到步驟494，其中擦除電壓信號步進增加 AVERAI，導致類似於圖18B的pulse3的脈衝。從步驟492和494，方法再次進行到圖15 的步驟440。電容性耦合也可導致在所謂軟編程操作期間NAND串的存儲器單元之間完全不同的 行為。通常通過向經選擇區塊的所有字線同時施加軟編程脈衝來實施軟編程操作。在擦 除一組存儲器單元之後執行軟編程。執行軟編程以使所述組存儲器單元的擦除閾值分布 的寬度變窄，且還使所述組內個別存儲器單元的擦除閾值分布標準化。軟編程脈衝在幅 值上低於常規編程脈衝(例如，如圖6所示)，以避免單元到達編程狀態。作為軟編程結 果而期望的是單元具有較窄的擦除閾值電壓分布。因此，不期望閾值電壓偏移到編程狀 態範圍內。在施加每一軟編程脈衝之後，實施類似於圖10所示的典型擦除驗證操作的驗證操 作。在軟編程操作的驗證期間，通過在其柵極接收擦除驗證電壓的每一存儲器單元測試 通過NAND串的傳導。一旦經選擇區塊中的某一數目的NAND串在擦除驗證操作期間已到達非傳導狀態(指示所述串的至少一個單元已達到擦除驗證電平)，那麼軟編程結束。 軟編程的結果為所述串中的擦除存儲器單元的分布向上偏移而更接近擦除驗證電平。通 過使用軟編程，即使存儲器單元初始過度擦除，擦除閾值電壓分布也可向上移位到接近 擦除驗證電平的電平。由於從選擇柵極到NAND串的末端字線的存儲器單元的電容性耦合，所述串的存儲 器單元的軟編程行為不同。選擇柵極與末端存儲器單元之間的電容性耦合在軟編程操作 期間使這些單元變慢。因此，可預期末端字線的存儲器單元在軟編程之後將處於比內部 字線的擦除狀態更深的擦除狀態。圖20展示在經歷軟編程之後NAND串的存儲器單元的擦除閾值電壓分布。分布430 描繪在經歷軟編程之後內部字線存儲器單元的擦除閾值分布。軟編程已使此擦除閾值電 壓分布偏移而更接近擦除驗證電平。由於當預定數目的NAND串在施加擦除驗證電壓下 為非傳導時用於軟編程的驗證將單元群組驗證為成功軟編程，因此某一數目的單元將使 其閾值電壓偏移超過擦除驗證電平。具有高於擦除驗證電平的閾值電壓的實際數目將取 決於採用的實際驗證方案。舉例來說，如果方案在單個串變為非傳導時將軟編程驗證為 完成，那麼群組中的僅一個單元可高於驗證電平。在其它方案中，群組內的數以千計的 單元可使其閾值電壓偏移恰好超過擦除驗證電平。分布432描繪末端存儲器單元的閾值 電壓。由於末端存儲器單元的較慢的軟編程時間，其閾值電壓隨著接近擦除驗證電平而 沒有偏移。根據一個實施例，將一組存儲器單元的字線再次劃分為子組，使得可以適合於字線 的個別子組需要的方式實施軟編程。方法類似於圖15中描繪的擦除驗證方法。所述組中 的正軟編程的所有字線均經歷某種初始軟編程。在驗證所述組存儲器單元或其子組已成 功軟編程之後，可僅針對末端字線執行額外軟編程，以便將其移出其較深的擦除狀態並 更接近擦除驗證電平。圖21描繪在一個實施例中用於軟編程的方法。舉例來說，圖21的方法可用於對存 儲器單元的區塊的多個NAND串進行軟編程。在一個實施例中，可針對圖7的軟編程步驟342執行根據圖21的軟編程。在步驟602，將軟編程電壓信號VsP^^設定為其初始值 並將軟編程計數器SPC設定為零。在步驟604將源極線、位線和源極選擇柵極線接地。 另外，將Vscj施加到漏極選擇柵極線。可恰好在施加軟編程脈衝之前將漏極選擇柵極線 電壓降低到約2.5V，以在需要時允許升壓以進行軟編程抑制(步驟617)。在其它情況下 不是這樣。軟編程抑制通過將升高到VDD的溝道仍可在某一程度上發生(步驟617)。在步驟606,將第一軟編程脈衝施加到所述正軟編程的組的所有字線。在步驟608，使用 擦除驗證電壓電平針對擦除狀態驗證所有字線的存儲器單元。在一個實施例中，步驟608 可包含僅驗證內部字線的存儲器單元，同時確保末端存儲器單元的傳導。然而，末端字 線的存儲器單元在多數情況下在施加擦除驗證電壓下無論如何都將傳導，因為其比內部 字線的存儲器單元更慢地軟編程。在步驟610，將正軟編程的區塊中非傳導NAND串的數目與預定數目進行比較。如 果非傳導串的數目不大於預定數目，那麼在步驟612將軟編程計數器SPC與預定限制值 (例如20)進行比較。如果軟編程計數器不小於20，那麼針對軟編程操作在步驟614報 告失敗狀態。如果軟編程計數器小於20，那麼方法進行到步驟616，其中軟編程計數器 SPC遞增1且軟編程電壓信號步進增加預定值。在步驟617，在步驟608的驗證期間非 傳導(成功軟編程)的NAND串被抑制進一步軟編程。可通過向相應位線施加例如VDD 的較高電壓來抑制特定NAND串中的軟編程。通過升高位線電壓，經抑制NAND串的溝 道區域在下一軟編程循環期間將升壓到高電壓。存儲器單元的浮動柵極與經抑制NAND 串的溝道區域之間的電壓差將過低而不能促使單元的進一步軟編程。方法接著進行到步 驟604以向所述組存儲器單元施加額外的軟編程脈衝。如果非傳導串的數目大於預定數目，指示存儲器單元已成功經歷軟編程，那麼在步 驟618重設軟編程計數器SPC。在一個實施例中，步驟618可進一步包含增加軟編程電 壓信號。在一個實施例中，步驟618處的增加可與步驟616中的相同或為另一值。例如在一個實施例中，在步驟616，軟編程電壓信號遞增步長大小AVspg^1 。在步驟618，其可遞增步長大小AVsP81112，其可大於AVspg1111。在一個實施例中可使用類似於圖18A的擦 除電壓信號的軟編程電壓信號。在步驟620，將源極線、位線和源極選擇柵極線接地並將VsG施加到漏極側選擇柵極 線。在步驟622，抑制內部字線的軟編程。可通過向內部字線施加約0V到3V的數量級 的較小正電壓來抑制內部字線的軟編程。在一個實施例中，施加到內部字線的電壓較大 且為約5V到10V的數量級。舉例來說，所述電壓可為通常經施加以提升串的溝道區的電壓以抑制編程或軟編程的通過電壓('paSs)。對於在步驟618-634的進一步重複中被抑 制進一步軟編程的NAND串(已驗證為經軟編程)，較高電壓將足以確保經抑制NAND 串的溝道區域被充分升壓以避免進一步軟編程。在步驟624，將軟編程脈衝僅施加到正 擦除的組的末端字線，以便迸一步對末端存儲器單元進行軟編程。在步驟626，針對擦除狀態驗證末端存儲器單元字線，同時確保內部字線傳導而不考慮其狀態(從驗證中排 除內部字線)。可將擦除驗證電壓電平施加到末端字線，而將電壓Vusel (足以確保內部字 線的傳導)施加到內部字線。以此方式，僅針對末端字線執行驗證，同時從驗證中排除 內部字線。在步驟628，將步驟626中確定的非傳導串的數目與預定數目進行比較。如果非傳 導串的數目大於預定數目，指示末端字線的單元現已向上移位而接近於擦除驗證電平， 那麼方法進行到步驟630，其中報告通過狀態。如果非傳導串的數目不大於預定數目， 那麼將軟編程計數器與預定限制值進行比較。如果軟編程計數器大於預定限制值，那麼 針對操作在步驟614報告失敗狀態。然而如果軟編程計數器小於預定限制值，那麼在步 驟634將軟編程計數器遞增1且使軟編程電壓信號向上步進。在步驟635，在步驟626 的驗證期間非傳導(成功軟編程)的NAND串被抑制進一步軟編程。方法接著進行到步 驟620以進行末端存儲器單元的進一步軟編程。在一個實施例中，步驟634使軟編程電壓信號遞增與步驟616相同的大小，而在其 它實施例中，使用其它值。舉例來說，如果使用類似於圖18B的擦除電壓信號的軟編程電壓信號，那麼步驟634可包含增加大小A ^p^ (類似於AV^a3)，步驟618可包含 增加大小AVspgm2 (夷似於AVEr^:)，且步驟616可包含增加大小 (類似於 AVERAI)。在此實施例中，步驟616可進一步包含在第一重複期間減小大小AVspgm4 (類似於AV&A4、和針對後續重複增加大小AV^58^。在不同實施例中可以不同方式進行用於軟編程的NAND串內字線的劃分。舉例來說， NAND串的兩個最末端字線(例如，WL0、 WL1、 WL^和WLn)可組合在一起作為末 端字線，且其餘字線(WL2-WLn-2)組合在一起作為內部字線。在此實施例中，圖21的 步驟622將包含抑制字線WL2- WLn-2，且將執行步驟624和626以進一步對字線WL0、 WL1、 WL^和WU進行軟編程和驗證。在又一實施例中，六個或六個以上字線可組合 在一起作為末端字線。也可實施其它組合。圖22陳述用於圖21描繪的流程圖的各種操作的偏置條件。列640陳述正擦除組的 所有存儲器單元的軟編程操作的偏置條件。列640對應於圖21的步驟604到606。位線、源極線和P阱處於ov以進行軟編程。VoD展示為針對位線電壓帶括號，以指示VdD施加到被抑制軟編程的那些NAND串。源極側選擇柵極線處於O V，而漏極側選擇柵極線處於VsG。將軟編程脈衝SP^施加到所述組的每一字線，以便升高與其連接的每一存儲 器單元的閾值電壓。列642陳述用於驗證所述組的所有存儲器單元的軟編程的偏置條件。列642對應於 圖21的步驟608。這些偏置條件與用於驗證一組存儲器單元中所有存儲器單元的擦除的那些偏置條件相同。位線浮動且p阱處於O V，而將v^提供到源極線。兩個選擇柵極 均由Vscj接通。將擦除驗證電壓施加到每一字線以確定所述串是否非傳導且因此具有至 少一個已達到擦除驗證電平的存儲器單元。列644陳述用於僅對末端字線進行軟編程的偏置條件。列644對應於圖21的步驟620到624。通過將V^供應到漏極側選擇柵極線來接通漏極側選擇柵極，並通過將OV 供應到源極側選擇柵極線來斷開源極側選擇柵極。向內部字線提供較低正電壓Vusel (例 如，0V到5V)。通過向內部字線供應較小正電壓，與其連接的存儲器單元可被抑制在施加軟編程脈衝下進一步編程。末端字線接收軟編程脈衝VsPgM以便經歷進一步軟編程。當已驗證為經軟編程的NAND串被抑制進一步軟編程時，施加到內部字線的值Vusei可為相對高的電壓(例如，VPaSS =5 V-10V)而不是較小正電壓。因為VoD也施加到經 抑制的串的位線，所以相對高的電壓將導致經抑制NAND串的溝道區域在下一軟編程循 環期間升壓到高電壓。這保持存儲器單元的浮動柵極與經抑制NAND串的溝道區域之間 的電壓差充分的低，使得單元的進一步軟編程不會發生。列646陳述用於僅末端字線的軟編程驗證偏置條件。列646可對應於圖21的步驟626。位線浮動，而源極線處於VDD。 p阱處於零伏。通過將VsQ供應到漏極選擇柵極線和源極選擇柵極線來接通選擇柵極兩者。將 施加到內部字線。如上所論述，在軟編程期間使用的Vusel的值(列644)在一些情況下可大於0 V到3 V。用於驗證的Vus" 的值為0 V到3 V的數量級。其僅需要高於擦除驗證電壓以確保內部字線中軟編程已經 完成的單元處於傳導狀態。以此方式，可獨立確定並驗證末端字線上存儲器單元的狀態。 因此，在軟編程期間使用的Vusel的值(例如，5 V到10 V)可不同於在軟編程驗證期 間使用的值(例如，0V到3V)。將擦除驗證電壓或O V施加到末端字線。以此方式， 從軟編程驗證中排除內部字線，同時末端字線經歷驗證。圖23描繪在經歷根據圖21和22的實施例的軟編程之後一組存儲器單元的閾值電壓分布。如圖23所示，內部和末端字線的擦除閾值分布均巳向上移動接近擦除驗證電平。 內部字線閾值電壓分布430向上偏移接近擦除驗證電平，如同通常將發生。末端字線分 布432己由於額外軟編程(步驟618-635)而向上移動接近擦除驗證電平。上述實例是針對NAND型快閃記憶體而提供。然而，本發明的原理適用於利用串聯 結構的其它類型的非易失性存儲器，包含當前現有的那些存儲器和預期使用正開發的新 技術的那些存儲器。出於說明和描述目的已呈現本發明的上述詳細描述。不希望其為詳盡的或將本發明 限於所揭示的精確形式。鑑於以上教示，許多修改和變化是可能的。所描述的實施例經 選擇以便最好地解釋本發明的原理及其實踐應用，藉此使所屬領域的其他技術人員能夠 以適合於所預期的特定應用的各種實施例形式及使用各種修改來最佳地利用本發明。希 望本發明的範圍由所附的權利要求書界定。
權利要求
1.一種非易失性存儲器系統，其包括一組非易失性存儲元件，所述組包含第一子組的非易失性存儲元件和第二子組的非易失性存儲元件；以及管理電路，其與所述組非易失性存儲元件通信，所述管理電路通過以下操作對所述組非易失性存儲元件進行軟編程向所述組的每一非易失性存儲元件施加一個或一個以上軟編程脈衝，直到所述組被驗證為經軟編程為止，在所述組被驗證為經軟編程之後，抑制對所述第一子組的非易失性存儲元件的軟編程，以及向所述第二子組的非易失性存儲元件施加一個或一個以上額外軟編程脈衝，同時抑制對所述第一子組的軟編程。
2. 根據權利要求l所述的非易失性存儲器系統，其中所述管理電路在施加所述一個或一個以上軟編程脈衝中的每一者之間驗證所述組非易失性存 儲元件是否經軟編程，所述管理電路通過驗證所述第一子組是否經軟編程，同時從 驗證中排除所述第二子組，來驗證所述組是否經軟編程。
3. 根據權利要求l所述的非易失性存儲器系統，其中所述管理電路在施加所述一個或一個以上額外軟編程脈衝中的每一者之間驗證所述第二子組 的非易失性存儲元件是否經軟編程，所述管理電路在驗證所述第二子組是否經軟編 程的同時從驗證中排除所述第一子組。
4. 根據權利要求l所述的非易失性存儲器系統，其中施加所述一個或一個以上軟編程脈衝包含在施加所述一個或一個以上軟編程脈 衝中的每一者之間，使所述一個或一個以上軟編程脈衝的大小增加第一步長大小； 以及施加所述一個或一個以上額外軟編程脈衝包含在施加所述一個或一個以上額外 軟編程脈衝中的每一者之間，使所述一個或一個以上額外軟編程脈衝的大小增加第 二步長大小。
5. 根據權利要求4所述的非易失性存儲器系統，其中所述一個或一個以上軟編程脈衝包含在所述組被驗證為成功軟編程之前施加到 所述組的最後軟編程脈衝；以及所述施加所述一個或一個以上額外軟編程脈衝包含在施加所述一個或一個以上 額外軟編程脈衝中的第一者之前，針對所述一個或一個以上額外軟編程脈衝中的所 述第一者使所述最後軟編程脈衝的大小增加第三步長大小。
6. 根據權利要求5所述的非易失性存儲器系統，其中所述第一步長大小和所述第二步長大小是相同的步長大小。
7. 根據權利要求l所述的非易失性存儲器系統，其中所述施加所述一個或一個以上軟 編程脈衝包含如果在施加第一軟編程脈衝之後所述組沒有被驗證為經軟編程，那麼在施加所述 第一軟編程脈衝之後使所述一個或一個以上軟編程脈衝的大小減小第一步長大小； 以及如果在施加第二軟編程脈衝之後所述組沒有被驗證為經軟編程，那麼在施加所述 第二軟編程脈衝之後使所述一個或一個以上軟編程脈衝的所述大小增加第二步長大小。
8. 根據權利要求I5所述的非易失性存儲器系統，其中所述第一子組的非易失性存儲元件為所述組的內部非易失性存儲元件；且 所述第二子組的非易失性存儲元件為所述組的末端非易失性存儲元件。
9. 根據權利要求8所述的非易失性存儲器系統，其中所述第二子組包含鄰近於所述組的第一選擇柵極的第一非易失性存儲元件和鄰 近於所述組的第二選擇柵極的第二非易失性存儲元件。
10. 根據權利要求IO所述的非易失性存儲器系統，其中所述第二子組進一步包含鄰近於所述第一非易失性存儲元件的第三非易失性存 儲元件和鄰近於所述第二非易失性存儲元件的第四非易失性存儲元件。
11. 根據權利要求l所述的非易失性存儲器系統，其中所述組非易失性存儲元件為NAND串。
12. 根據權利要求l所述的非易失性存儲器系統，其中所述組非易失性存儲元件為一組多狀態快閃記憶體裝置。
13. 根據權利要求l所述的非易失性存儲器系統，其中所述管理電路包含控制器、狀態機和行控制器中的至少一者。
14. 一種軟編程非易失性存儲器的方法，其包括對一組非易失性存儲元件中的每一非易失性存儲元件進行編程，直到所述組被驗證為已達到目標電平；在所述組被驗證為已達到所述目標電平之後停止對所述組非易失性存儲元件的 第一子組中的每一非易失性存儲元件的編程；以及在停止對所述第一子組中每一非易失性存儲元件的編程之後繼續對所述組非易 失性存儲元件的第二子組中的每一非易失性存儲元件進行編程。
15. 根據權利要求14所述的方法，其中所述編程包含向所述組的每一非易失性存儲元件施加一個或一個以上編程脈衝，直到所述組被 驗證為已達到所述目標電平為止；以及在施加所述一個或一個以上編程脈衝中的每一者之間驗證所述組是否已達到所 述目標電平。
16. 根據權利要求15所述的方法，其中驗證所述組是否已達到所述目標電平包含驗證所述第一子組的非易失性存儲元件是否已達到所述目標電平，同時從驗證中 排除所述第二子組的非易失性存儲元件。
17. 根據權利要求16所述的方法，其中所述驗證所述第一子組是否己達到所述目標電 平包括向所述第一子組中的每一非易失性存儲元件施加驗證電壓及向所述第二子組中 的每一非易失性存儲元件施加大於所述驗證電壓的電壓。
18. 根據權利要求15所述的方法，其中施加一個或一個以上編程脈衝包含在施加所述一個或一個以上編程脈衝中的每一者之間，使所述一個或一個以上編程脈衝的大小增加第一步長大小；且所述繼續對所述第二子組中的每一非易失性存儲元件進行編程包含向所述第二子組中的每一非易失性存儲元件施加一個或一個以上額外編程脈衝，直到所述組被驗證為已達到所述目標電平為止，以及在施加所述一個或一個以上額外編程脈衝中的每一者之間，使所述一個或一個以上額外編程脈衝的大小增加第二步長大小。
19. 根據權利要求18所述的方法，其中所述一個或一個以上編程脈衝包含在所述組被驗證為已達到所述目標電平之前 施加到所述組的最後編程脈衝；以及所述施加一個或一個以上額外編程脈衝包含在施加所述一個或一個以上額外編 程脈衝中的第一者之前，針對所述一個或一個以上額外編程脈衝中的所述第一者使所述最後編程脈衝的大小增加第三步長大小。
20. 根據權利要求18所述的方法，其中所述第一步長大小和所述第二步長大小是相同的步長大小。
21. 根據權利要求15所述的方法，其中所述施加一個或一個以上編程脈衝包括.-如果所述組沒有被驗證為經擦除，那麼在施加第一編程脈衝之後使所述一個或一 個以上編程脈衝的大小減小第一步長大小；以及如果在施加第二編程脈衝之後所述組沒有被驗證為經擦除，那麼在施加所述第二 編程脈衝之後使所述一個或一個以上編程脈衝的大小增加第二步長大小。
22. 根據權利要求21所述的方法，其中繼續對所述第二子組中的每一非易失性存儲元 件進行編程包含向所述第二子組的每一非易失性存儲元件施加一個或一個以上額外編程脈衝；以及在施加所述一個或一個以上額外編程脈衝中的每一者之間使所述一個或一個以 上額外編程脈衝的大小增加第三步長大小。
23. 根據權利要求22所述的方法，其中所述第二步長大小和所述第三步長大小是相同的大小。
24. 根據權利要求22所述的方法，其中所述一個或一個以上編程脈衝包含在所述組被驗證為已達到所述目標電平之前 施加到所述組的最後編程脈衝；以及所述施加一個或一個以上額外編程脈衝包含在施加所述一個或一個以上額外編 程脈衝中的第一者之前，針對所述一個或一個以上額外編程脈衝中的所述第一者使 所述最後編程脈衝的大小增加第四步長大小。
25. 根據權利要求14所述的方法，其中所述繼續對所述第二子組中的每一非易失性存 儲元件進行編程包括通過驗證所述第二子組的非易失性存儲元件是否已達到所述目標電平，同時從驗 證中排除所述第一子組的非易失性存儲元件，來驗證所述組非易失性存儲元件是否 已達到所述目標電平，其中所述繼續對所述第二子組中的每一非易失性存儲元件進 行編程持續進行，直到所述第二子組被驗證為已達到所述目標電平為止。
26. 根據權利要求25所述的方法，其中驗證所述第二子組的非易失性存儲元件是否已 達到所述目標電平包括當所述第二子組的至少一個非易失性存儲元件達到所述目標電平時驗證所述第 二子組是否己達到所述目標電平。
27. 根據權利要求25所述的方法，其中驗證所述第二子組是否已達到所述目標電平同 時從驗證中排除所述第一子組包括向所述第二子組中的每一非易失性存儲元件施加驗證電壓；以及 向所述第一子組的每一非易失性存儲元件施加大於所述擦除驗證電壓的電壓。
28. 根據權利要求14所述的方法，其中所述編程包含施加一個或一個以上軟編程脈衝；且 所述目標電平為軟編程目標電平。
29. 根據權利要求14所述的方法，其中所述第一子組的非易失性存儲元件包含所述組的內部非易失性存儲元件；且 所述第二子組的非易失性存儲元件包含所述組的末端非易失性存儲元件。
30. 根據權利要求29所述的方法，其中所述第二子組包含鄰近於所述組的第一選擇柵極的第一非易失性存儲元件和鄰 近於所述組的第二選擇柵極的第二非易失性存儲元件。
31. 根據權利要求30所述的方法，其中所述第二子組進一步包含鄰近於所述第一非易失性存儲元件的第三非易失性存 儲元件和鄰近於所述第二非易失性存儲元件的第四非易失性存儲元件。
32. 根據權利要求14所述的方法，其中所述組非易失性存儲元件為非易失性存儲元件的NAND串。
33. 根據權利要求14所述的方法，其中所述組非易失性存儲元件包含多個NAND串；當預定數目的所述多個NAND串被確定為包含至少一個已達到所述目標電平的 非易失性存儲元件時，所述組被驗證為已達到所述目標電平。
34. 根據權利要求14所述的方法，其中所述組非易失性存儲元件為一組多狀態快閃記憶體裝置。
全文摘要
將一組非易失性存儲元件劃分為子組進行軟編程，以便更完全地軟編程較慢的軟編程元件。所述整個組的元件經軟編程，直到被驗證為經軟編程為止(或直到第一子組元件被驗證為經軟編程，同時從驗證中排除第二子組為止)。在所述組被驗證為經軟編程之後，第一子組元件被抑制進一步軟編程，同時對第二子組元件實施額外的軟編程。第二子組可包含較慢的軟編程元件。第二子組可接著經歷軟編程驗證，同時從驗證中排除所述第一子組。針對所述第二子組的軟編程和驗證可持續，直到其被驗證為經軟編程為止。取決於哪一子組正經軟編程和驗證，可使用不同的步長大小以增加軟編程信號的大小。
文檔編號G11C16/34GK101218651SQ200680010518
公開日2008年7月9日 申請日期2006年3月29日 優先權日2005年3月31日
發明者格裡特·簡·赫民克, 龜井輝彥 申請人:桑迪士克股份有限公司