存取電路的製作方法
2023-09-18 09:57:30 4
專利名稱：存取電路的製作方法
技術領域：
本發明涉及根據來自外部的指令在與緩衝存儲器之間進行數據的讀出及寫入的存取電路。
此處，當控制單元200指定希望對緩衝RAM存取的數據的最前頭的地址時，存取電路220就從該指定了的最前頭的地址，對1字的緩衝RAM 210的數據存儲區進行存取。通過這樣利用存取電路220進行中介，控制單元200通過指定數據的寫入或讀出，同時指定起始地址，就能夠對緩衝RAM 210進行存取。
可是，在上述存取電路220中，因為對緩衝RAM 210進行存取的數據量被固定，所以，在控制單元200與緩衝RAM 210之間進行存取時，為下面例示的那樣，存在著所需時間變長的問題。
例如，在控制單元200想改寫數據的1位元組時，按如下進行。首先，從緩衝RAM 210暫時讀出1字的數據，其次，只改寫該讀出了的數據中的1位元組數據。然後，把由該改寫了的1位元組數據及讀出數據中未改寫的1位元組數據構成的1字的數據寫入RAM 210中。這樣，在上述存取電路220中，在寫入1位元組的數據時不直接進行該寫入，而是必須利用控制單元200來進行1位元組數據的改寫，結果，在存取中產生了時間的損耗。
此外，在控制單元200對2字連續地進行存取的情況下，控制單元200每存取1字就要通過存取電路220來指定希望存取的數據的最前頭的地址。因此，儘管在希望存取的2字的數據記錄在緩衝RAM 210的連續的數據記錄區中的情況下，也必須再把地址指定一遍，此處也產生了時間的損耗。
再有，不單在上述DVD記錄再生裝置中的存取電路中，就是在根據來自外部的指示對緩衝存儲器進行存取的存取電路中，這樣的情況大概也是共同的。
本發明是鑑於這樣的情況而進行的，其目的在於提供能夠適當地減少根據來自外部的指示對緩衝存儲器進行存取時所需要的時間的存取電路。
圖2是表示該實施例的32-8比特變換部的結構的框圖。
圖3是表示該實施例的8-32比特變換部的結構的電路圖。
圖4是表示在該實施例中，基於解碼了的存取數據量的處理之一例的時間圖。
圖5是表示現有存取電路之一例的圖。
符號說明10…SDRAM；20…控制單元；100…存取電路；110…地址解碼器；120…鎖存部；130…請求發生部；140…存儲器接口；150…32-8比特變換部；160…8-32比特變換部。
圖1是表示本實施例的存取電路及其周邊電路的結構的框圖。
圖1示出的SDRAM(同步動態隨機存取存儲器)10，是存儲對DVD(圖示略)進行記錄的數據式來自DVD的再生數據的緩衝存儲器。控制單元20是在該數據記錄再生裝置內、對其各部進行控制的微型計算機。存取電路100是按照控制單元20的指示，對SDRAM 10進行存取，對在控制單元20與SDRAM 10之間的數據寫入及讀出進行中介的電路。
在上述控制單元20與存取電路100之間，以1位元組(8比特)為單位進行數字數據的交接。因此，在上述控制單元20與存取電路100之間，作為進行數據收發的信號線設置了8條信號線。另一方面，在存取電路100與SDRAM 10之間，以1字(16比特)為單位進行數據的交接。因此，在上述存取電路100與SDRAM 10之間，作為進行數據收發的信號線設置了16條信號線。
而且，在存取電路100中，當根據由控制單元20輸出的地址數據指定了SDRAM 10的規定的存儲單元或該存取電路100內的規定的寄存器的某一個時，對該指定了的部位進行存取以進行數據的讀出或寫入。即，根據取入了讀選通信號還是取入了寫選通信號，對上述指定了的部位進行存取以進行數據的讀出或寫入。順便說一下，在本實施例的存取電路100中，作為對SDRAM 10的存取數據量可由控制單元20指定為1位元組、1字、2字中的某一個。而且，上述讀選通信號及寫選通信號根據上述存取數據量而成為分別的信號。詳細地說，當上述存取數據量是1位元組時，上述讀選通信號及寫選通信號每一個都是由1個脈衝構成的信號；當上述存取數據量是1字時，它們每一個都是由2個脈衝構成的信號；當上述存取數據量是2字時，它們每一個都是由4個脈衝構成的信號。
下面，進一步說明上述存取電路100。
地址解碼器110是對由控制單元20供給的上述地址數據進行解碼，據此指定該存取電路100內的對應的寄存器(此外，圖示略)和SDRAM10的對應的存儲單元之電路。為了進行這樣的存取，地址解碼器110對上述地址數據進行解碼，把表示對SDRAM 10的存取數據量的數據單位指定信號輸出給信號線L1-L3。即，在上述地址數據中的特定的比特上分配有指定對SDRAM 10的存取數據量的信息，通過對該特定比特進行解碼來生成數據單位指定信號。
地址解碼器110例如作為數據單位指定信號分配3比特，通常，110把邏輯「H」信號輸出給上述信號線L1-L3。而且，在上述地址數據作為對SDRAM 10的存取數據量表示1位元組的情況下，110把邏輯「L」信號輸出給信號線L1。此外，在上述地址數據作為對SDRAM 10的存取數據量表示1字的情況下，110把邏輯「L」信號輸出給信號線L2。進而，在上述地址數據作為對SDRAM 10的存取數據量表示2字的情況下，110把邏輯「L」信號輸出給信號線L3。
另一方面，鎖存部120響應於由上述地址解碼器110輸出的數據單位指定信號來鎖存邏輯「H」，輸出與指定的存取數據量對應的允許信號。具體地說，當地址解碼器110解碼的存取數據量為1位元組、1字、2字時，120分別使各自的字節允許信號、1字允許信號、2字允許信號上升。
詳細地說，該鎖存部120具有下述那樣的結構，即，觸發器121把對應的信號線L1上輸出的信號作為輸入時鐘，把除此以外的信號線L2、L3上輸出的信號的「與」信號(AND電路124的輸出信號)的倒相信號作為復位信號。而且，與輸入時鐘的上升沿同步地將其數據端子上輸入的常時邏輯「H」信號作為上述字節允許信號輸出。此外，觸發器122把對應的信號線L2上輸出的信號作為輸入時鐘，把除此以外的信號線L1、L3上輸出的信號的「與」信號(AND電路125的輸出信號)的倒相信號作為復位信號。而且，與輸入時鐘的上升沿同步地將其數據端子上輸入的常時邏輯「H」信號作為上述1字允許信號輸出。進而，觸發器123把對應的信號線L3上輸出的信號作為輸入時鐘，把除此以外的信號線L1、L2上輸出的信號的「與」信號(AND電路126的輸出信號)的倒相信號作為復位信號。而且，與輸入時鐘的上升沿同步地將其數據端子上輸入的常時邏輯「H」信號作為上述2字允許信號輸出。
請求發生部130基於由上述鎖存部120輸出的允許信號，把利用對應的存取數據量指示存取的請求信號輸出給存儲器接口140。即，當由上述鎖存部120輸出的信號是字節允許信號時，請求發生部130把字節請求信號輸出給存儲器接口140。此外，當由上述鎖存部120輸出的信號是1字允許信號時，請求發生部130把1字請求信號輸出給存儲器接口140。進而，當由上述鎖存部120輸出的信號是2字允許信號時，請求發生部130把2字請求信號輸出給存儲器接口140。
存儲器接口140對於存取電路100的其它電路與SDRAM 10之間的數據交接進行中介。詳細地說，140從存取電路100的其它電路以2字(32比特)為單位進行數據的收發，同時，在與SDRAM 10之間以1字(16比特)為單位進行數據的收發。此外，存儲器接口140把與來自地址解碼器110的指定對應的起始地址輸出給SDRAM 10，同時，把與地址數據量的指定對應的數據量控制信號輸出給SDRAM 10。即，在該存儲器接口140與SDRAM 10間的數據傳送中使用的時鐘頻率為存取電路100的工作時鐘(存取電路100的存儲器接口140以外的電路的工作時鐘)頻率的2倍。
利用這樣的結構，存儲器接口140對SDRAM 10進行數據及存取地址的傳送，同時，對其指示存取時的數據量。即，當作為在與SDRAM 10之間的存取數據量指示了2字(從鎖存部120輸出2字允許信號)時，在存取電路100的工作時鐘1周期的期間內進行2次16比特的數據傳送。此外，當作為存取數據量指示了1字(從鎖存部120輸出1字允許信號)時，在上述工作時鐘1周期的期間內進行1次16比特的數據傳送。即，存取電路100的工作時鐘的1周期、與在存儲器接口140與SDRAM 10之間的數據傳送中使用的時鐘的2周期對應，但是，只利用了其中的1時鐘進行數據的傳送。進而，當作為存取數據量指示了1位元組(從鎖存部120輸出1位元組允許信號)時，在上述工作時鐘1周期的期間內也進行1次16比特的數據傳送。詳細地說，在16比特的數據中，有關對象8比特分配給對SDRAM的寫入數據，有關其餘的8比特由存儲器接口140分配適當的值。然後，在接收由對象8比特的數據及適當值8比特構成的16比特數據的SDRAM 10中進行工作，以便對象8比特的數據寫入規定的地址中。再有，上述那樣的存取數據量的指定只對寫數據進行，讀數據總是以2字為單位進行收發。
此外，存儲器接口140針對該數據記錄再生裝置內的其它電路對於SDRAM 10的存取也進行中介。因此，在對SDRAM 10的存取被其它電路佔有了的期間內，即使從請求發生部130輸出了上述請求信號，有時也不能立刻響應該指令。因此，在這樣的情況下，在變成能夠響應上述指示之前，在存儲器接口140中不使肯定信號上升，據此，請求發生部130輸出等待信號。該等待信號是對控制單元20通知暫時保留對於SDRAM 10的存取指示之意的信號，同時，也是對控制單元20進行指示、以使其不發出對於SDRAM 10的新存取指示的信號。
然後，當變成能夠響應上述指示時，就在存儲器接口140中對請求發生部130通知此意。該通知與指定的存取數據量對應，當指示了1位元組的存取時，140把1位元組肯定信號輸出給請求發生部130。此外，當指示了1字的存取時，140把1字肯定信號輸出給請求發生部130。進而，當指示了2字的存取時，140把2字肯定信號輸出給請求發生部130。
32-8比特變換部150把由存儲器接口140傳送的2字(32比特)數據分割成每個(8比特)的4個數據，將其依次傳送給控制單元20。圖2示出該32-8比特變換部150的結構。
如該圖2所示，在該32-8比特變換部150中，32個觸發器151分別鎖存由存儲器接口140輸出的32比特數據。詳細地說，在觸發器151的時鐘輸入端子上接受由存儲器接口140輸出的讀定時信號，與其同步地鎖存在其數據端子上輸入的讀數據。
多路轉換開頭152有選擇地輸出對上述各觸發器151輸入的32比特數據中的最高位8比特的數據、從高位第9比特到第16比特的數據、從高位第17比特到第24比特的數據、及最低位8比特的數據的任何一個。有關這些數據的切換由從地址解碼器110輸出的選擇信號來進行。
三態緩衝器154基於讀選通信號，對控制單元20輸出多路轉換器152的輸出。
如上所述，讀選通信號是根據從SDRAM 10讀出的數據量而設定了其脈衝數的信號。因此，在從SDRAM 10讀出的數據量是1位元組的情況下，三態緩衝器154與讀選通信號的脈衝同步地、對控制單元20輸出多路轉換器152的輸出，1次。此外，在從SDRAM 10讀出的數據量是1字的情況下，三態緩衝器154與讀選通信號的脈衝同步地、對控制單元20輸出多路轉換器152的輸出，2次。進而，在從SDRAM 10讀出的數據量是2字的情況下，三態緩衝器154與讀選通信號的脈衝同步地、4次對控制單元20輸出多路轉換器152的輸出。
8-32比特變換部160是把由控制單元20傳送的1位元組(8比特)數據交換成1位元組(8比特)～2字(32比特)數據，將其傳送給存儲器接口140的電路。圖3示出該8-32比特變換部160的結構。
該8-32比特變換部160與從控制單元20傳送過來的8比特數據的各比特數據對應、具備8個(觸發器161-168)、由4個觸發器串聯連接起來的電路。此處，觸發器161d-168d鎖存從高位第1比特～第8比特的數據，觸發器161c-168c鎖存從高位第9比特～第16比特的數據。此外，觸發器161b-168b鎖存從高位第17比特—第24比特的數據，觸發器161a-161a鎖存高位第25比特～第32比特的數據。這些串聯連接的各觸發器161～168把寫選通信號作為輸入時鐘，與該輸入時鐘同步地從輸入側的各觸發器161a-168a取入數據，同時，使該數據向後級的觸發器移動。
如上所述，寫選通信號是根據對SDRAM 10進行存取的數據量而設定了其脈衝數的信號。因此，在對SDRAM 10進行存取的數據量是1位元組的情況下，與讀選通信號的脈衝同步地、把由控制單元20傳送的數據取入觸發器161a～168a，1次。此外，在對SDRAM 10進行存取的數據量是1字的情況下，與讀選通信號的脈衝同步地、把由控制單元20傳送的數據取入觸發器161a～168a，2次，因此，在觸發器161b～168b中分別保持傳送的數據中的高位8比特數據，此外，在觸發器161a～168a中分別保持傳送的數據中的低位8比特數據。進而，在對SDRAM 10進行存取的數據量是2字的情況下，與讀選通信號的脈衝同步地、把由控制單元20傳送的數據取入觸發器161a～168a，4次。因此，在從觸發器161d～168d到觸發器161a～168a中，分別保持到高位第8比特的數據、從高位第9比特到第16比特的數據、從高位第17比特到高位第24比特的數據、及低位8比特的數據。
接著，說明具有這樣結構的存取電路100對於SDRAM 10的存取工作。圖4是說明存取工作的時間圖。此外，上次，作為存取數據量指定了1位元組的數據量，這次例示作為存取數據量指定1字數據量的情況。
如圖4(a)～圖4(c)所示，由上述地址解碼器110對前面的圖1示出的信號線L1～L3輸出正常邏輯「H」信號。然後，在由控制單元20輸出的地址數據是指定1字存取數據量的數據的情況下，如圖4(b)所示，把邏輯「L」信號輸出給信號線L2。然後，與輸出給該信號線L2的邏輯「L」信號的下降沿同步地、由前面的圖1示出的觸發器121輸出的1位元組允許信號下降(圖4(d))。此外，與輸出給該信號線L2的邏輯「L」信號的上升沿同步地、由前面的圖1示出的觸發器122輸出的1字允許信號上升(圖4(e))。
由此，在請求發生部130中，成為讀選通信號或寫選通信號的等待狀態。然後，如圖4(h)所例示，例如當輸入寫選通信號時，就在請求發生部130中對該寫選通信號的脈衝數進行計數，該計數值一成為作為與1字允許信號對應的數「2」，就輸出1字請求信號(圖4(i))。對此，如圖4(k)所例示，在存儲器接口140中，當不能立刻響應該請求時，對控制單元20輸出等待信號。然後，當變成能夠響應上述寫選通信號的指示時，存儲器接口140就如圖4(j)所示輸出肯定信號，同時，如圖4(k)所示使等待信號下降。
然後，在控制單元20作為存取數據量進而指定1字數據量的情況下，輸出指定存取的起始的存取地址數據，同時，如圖4(h)所示再次輸出寫選通信號。此時，因為已利用前面的圖1示出的鎖存部120內的觸發器輸出並保持了1字允許信號，所以，在控制單元20中，沒有必要重新利用地址數據來指定存取數據量。因此，在控制單元20中，能夠進一步減少對SDRAM 10的存取所需要的處理時間。
按照上面說明的本實施例，可得到下面那樣的效果。
(1)具備地址解碼器，作為在存取電路的工作時鐘的1周期內對緩衝存儲器進行存取的存取數據量當從外部指定了1位元組、1字及2字中的某一個時，該地址解碼器就輸出利用該數據量指示存取的數據單位指定信號。由此，即使在控制單元20中產生了進行1位元組存取的請求，也能夠對其適當地進行處理。此外，當在控制單元20中產生了對緩衝存儲器的連續的數據記錄區進行2字存取的請求時，能夠避免每進行1字存取都要再把成為存取的起始的地址指定一遍的情況。因而，能夠適當減少存取中所需要的時間。
(2)不僅為了指定SDRAM 10的規定的存儲單元、或該存取電路100內的規定的寄存器的某一個利用了地址數據，而且為了指定存取數據量也利用了地址數據。由此，能夠減少在控制單元20對SDRAM 10進行存取時所進行的處理中所需要的時間。
(3)具備鎖存由地址解碼器解碼的、涉及存取數據量的信息的鎖存部120。由此，在控制單元20使用同一個存取數據量指示多次存取的情況下，能夠省略產生有關第2次以後的存取數據量的指示的處理。
(4)在該存取電路100內，使為了在與存儲器接口140之間數據的傳送而設置的信號線的條數與2字對應，同時，使為了在存儲器接口140與SDRAM 10間的數據的傳送而設置的信號線之條數與1字對應。進而，把在存儲器接口140與SDRAM 10間的數據傳送中使用的時鐘頻率定為該存取電路100的工作時鐘頻率的2倍。由此，能夠把存取數據量適當地切換成1位元組、1字、及2字。此外，通過只把在存儲器接口140與SDRAM10間的數據傳送中使用的時鐘頻率這樣定為比上述工作時鐘頻率高，也能夠降低在設計存取電路100時的要求。
再有，上述實施例也可以按下述那樣變更實施。
·也可以使存儲器接口(接口部)沒有針對數據記錄再生裝置內的其它電路對SDRAM的存取進行中介的功能。此時，該存儲器接口也可以沒有輸出肯定信號的功能，此外，請求發生部130也可以沒有輸出等待信號的功能。
·鎖存部120的結構不限於前面的圖1示出的結構。
·此外，也可以不設置鎖存部，而是直接把具有關於由地址解碼器解碼的存取數據量的信息的信號輸出給請求發生部。
·如果作成存儲器接口直接利用存取數據量對SDRAM進行存取，則也可以不設置請求發生部，其中存取數據量是由數據單位指定信號指定的，且數據單位指定信號是由地址解碼器生成的。
·32-8比特變換部和8-32比特變換部的結構也不限於前面的圖2和圖3示出的結構。
·有關存取數據量不限於由1位元組、1字、2字這3種來構成。重要的是，存取電路具有根據來自外部的指定進行切換、以便利用多個存取數據量的某一個進行存取的功能，即可。
·作為成為存取電路的存取對象的緩衝存儲器，不限於SDRAM。
·此外，作為存取電路不限於DVD數據記錄再生裝置內具備的電路，任意光碟記錄裝置和再生裝置等只要是對DRAM進行存取的電路，即可。
(發明效果)按照本申請發明，能夠恰當地減少根據來自外部的指示對緩衝存儲器進行存取時所需要的時間。
權利要求
1.一種存取電路，在取入地址數據、在與緩衝存儲器之間進行與所述地址數據對應的數字數據交換的存取電路中，其特徵在於具備解碼器，它對所述地址數據進行解碼，生成多個數據單位指定信號，該多個數據單位指定信號作為對所述緩衝存儲器的存取數據量指定了互相不同的單位；以及接口部，它從由所述地址數據指定的地址，以由所述多個數據單位指定信號指定的存取數據量對所述緩衝存儲器進行存取。
2.根據權利要求1所述的存取電路，其特徵在於，還具備請求發生部，它接收所述多個數據單位指定信號，發生與由所述多個數據單位指定信號指定的存取數據量對應的多個請求信號，所述接口部基於所述多個請求信號，對所述緩衝存儲器進行存取。
3.根據權利要求2所述的存取電路，其特徵在於，還具備鎖存部，它由下列構成與所述多個數據單位指定信號的比特數對應的多個輸入端子；以及多個鎖存器，它與所述多個輸入端子的每一個對應地設置，響應於所述多個數據單位指定信號而取入規定的電平，所述請求發生部基於所述鎖存部的輸出，發生所述多個請求信號。
4.根據權利要求1所述的存取電路，其特徵在於，所述解碼器生成所述多個數據單位指定信號，該多個數據單位指定信號作為所述存取數據量的互相不同的單位、指定了1位元組、1字及2字。
5.根據權利要求1所述的存取電路，其特徵在於，在該存取電路內，把設置在與所述接口部之間的第1數據傳送線的條數設定為設置在所述接口部與所述緩衝存儲器之間的第2數據傳送線的條數之2倍，同時，把在所述接口部與所述緩衝存儲器之間的數據傳送中使用的時鐘頻率設定為該存取電路的工作時鐘頻率之2倍，所述接口部根據指定的存取數據量，來切換在所述工作時鐘的1周期期間內進行的、通過所述第2數據傳送線的所述數字數據的存取次數。
全文摘要
本發明提供一種能夠適當地減少根據來自外部的指示對緩衝存儲器進行存取時所需要的時間的存取電路。在控制單元(20)中，把數據單位指定信號作為地址數據輸出給地址解碼器(110)，該數據單位指定信號作為在存取電路的工作時鐘的1周期內對SDRAM(10)進行存取的存取數據量指定了1位元組、1字及2字中的某一個。然後，在請求發生部(130)中，基於由地址解碼器(110)解碼的上述存取數據量，輸出利用該數據量來指示存取的請求信號。然後，在存儲器接口(140)中，當從外部指定對SDRAM(10)進行存取的數據的最前頭的地址時，就從該指定了的地址、以與請求信號的指示對應的存取數據量對SDRAM(10)進行存取。
文檔編號G11B20/10GK1479310SQ0314857
公開日2004年3月3日 申請日期2003年7月4日 優先權日2002年8月28日
發明者野呂聰, 富澤真一郎, 一郎 申請人:三洋電機株式會社