埋層的形成方法
2023-10-10 12:52:39 1
埋層的形成方法
【專利摘要】一種埋層的形成方法，包括；提供半導體襯底，所述襯底表面具有硬掩膜層，所述硬掩膜層具有開口；以硬掩膜層作為掩膜，在半導體襯底內形成深溝槽；在深溝槽底部進行摻雜，形成埋層。所述埋層的形成方法，工藝步驟簡單，不需要外延工藝來形成有源層，降低了工藝成本，並且能夠同時在襯底內形成橫向的隔離結構。
【專利說明】埋層的形成方法
【技術領域】
[0001]本發明涉及半導體【技術領域】，特別涉及一種埋層的形成方法。
【背景技術】
[0002]半導體埋層技術被廣泛應用於集成電路的製造過程中，特別是對半導體器件，如三極體，二極體和MOS電晶體等性能要求較高的集成電路工藝中，埋層技術的發展很大程度上影響著集成電路的性能以及製造工藝的發展。
[0003]埋層技術可以減少器件的導通電阻以及提高集成度和抗幹擾能力，進而減少功耗，降低寄生電容，從而提高器件的工作效率。具體說來，對於雙極型器件(BJT器件)，埋層的存在可以降低集電極的電阻，提高特徵頻率，同時N型高摻雜埋層的存在可以有效的預防薄外延、低摻雜的集電區外延被反偏電壓全部轉換為空間勢壘區即有效提高雙極型器件的耐壓。
[0004]傳統的埋層工藝，主要包括以下幾個步驟:
[0005]1.提供襯底，在襯底表面形成氧化層，所述薄氧化層，可以減少或防止離子注入時發生離子隧穿效應並保護襯底表面的晶格排序；
[0006]2.一般通過光刻形成圖形，形成進行埋層摻雜的窗口 ；
[0007]3.在光刻圖形的基礎上，向襯底中注入摻雜原子形成埋層；
[0008]4.去除光阻和氧化層，然後在整個襯底表面形成外延層。
[0009]採用該方法形成埋層，需要在形成埋層之後的襯底表面形成外延層，而所述外延工藝的成本相對較高，增加了集成電路製造的成本。
[0010]更多關於埋層的形成方法，請參考美國專利US7575969B2的公開文本。
【發明內容】
[0011]本發明解決的問題是提供一種埋層的形成方法，不需要形成外延層，減少工藝步驟，降低工藝成本。
[0012]為解決上述問題，本發明的技術方案提出了一種埋層的形成方法，包括:提供半導體襯底，所述襯底表面具有硬掩膜層，所述硬掩膜層具有開口 ；以所述硬掩膜層作為掩膜，在半導體襯底內形成深溝槽；在深溝槽底部進行重摻雜，形成重摻雜區域；使所述重摻雜區域互相連接形成埋層。
[0013]優選的，所述硬掩膜層材料為正矽酸四乙酯、氧化物或氮化物。
[0014]優選的，所述半導體襯底為N型或P型輕摻雜的矽、鍺、鍺矽或砷化鎵。
[0015]優選的，所述在半導體襯底內形成深溝槽的工藝是幹法刻蝕。
[0016]優選的，所述深溝槽的深度為5微米、微米，深溝槽的側壁傾角為89°、0°。
[0017]優選的，所述在深溝槽底部進行重摻雜的工藝是離子注入。
[0018]優選的，當所述半導體襯底為N型輕摻雜的材料時，所述離子注入的離子源為五價元素，包括磷、砷或鋪。[0019]優選的，當所述半導體襯底為P型輕摻雜的材料時，所述離子注入的離子源為三價元素，包括硼、銦或鎵。
[0020]優選的，所述離子注入的工藝條件是:注入能量範圍為20ke疒60keV，摻雜劑量為I X IO15原子每平方釐米X IO16原子每平方釐米，最終形成的N型埋層的摻雜濃度為I X IO20原子每立方釐?I X IO21原子每立方釐米。
[0021]優選的，在所述溝槽底部進行重摻雜之後，採用高溫推進工藝，使得深溝槽底部的重摻雜區域橫向連接。
[0022]優選的，所述橫向連接的埋層和深溝槽之間具有完整的孤立的矽島，所述矽島作為襯底表面的有源區。
[0023]優選的，所述高溫推進的工藝溫度範圍為1100°C?1200°C，持續時間為4小時?10小時。
[0024]優選的，形成埋層之後，在溝槽內壁形成氧化層。
[0025]優選的，所述氧化層的厚度大於2000 A
[0026]優選的，所述在溝槽內壁形成氧化層的工藝包括幹氧或溼氧化工藝。
[0027]優選的，還包括:在溝槽內壁形成氧化層之後，在所述溝槽內進行填充，所述填充的材料為多晶矽、氧化物、氮化物或多晶矽和氧化物的混合物。
[0028]優選的，所述在深溝槽內進行填充的工藝為化學氣相沉積。
[0029]優選的，所述在深溝槽內進行填充的工藝還包括，採用回刻工藝去除硬掩膜層表面及硬掩膜層開口之間的填充材料。
[0030]優選的，還包括去除半導體襯底表面的硬掩膜層。
[0031]優選的，還包括對所述埋層以上、深溝槽之間的半導體襯底的部分區域進行摻雜，所述摻雜濃度低於埋層的摻雜濃度。
[0032]與現有技術相比，本發明具有以下優點:
[0033]本發明的技術方案以具有開口的硬掩膜層作為掩膜，在開口位置對半導體進行幹法刻蝕，形成側壁垂直的深溝槽。在所述深溝槽底部進行離子摻雜形成重摻雜區域。在離子注入的過程中，摻雜離子方向垂直於溝槽底部，由於溝槽的側壁垂直，開口較小，從而使得摻雜區域會集中在溝槽底部，而不會在溝槽側壁形成離子注入的摻雜區域，從而破壞埋層之上的孤立矽島。對重摻雜區域進行高溫推進使摻雜離子在橫向和縱向進行進一步的擴散，形成橫向連接的埋層。在埋層之上、深溝槽之間形成孤立的矽島，雖然重摻雜區域在縱向進行擴散，但是由於溝槽深度較大，所以所述矽島仍然具有一定的厚度可以作為半導體襯底表面的有源區，不會影響器件的形成。所以後續不用通過外延工藝來形成有源區。由於外延工藝的成本較高，本發明的技術方案與現有需要沉積外延層相比，能有效降低工藝成本。根據後續在襯底不同區域形成的不同器件對電壓的要求不同，可以通過控制推進工藝的時間或者溫度等參數控制所述不同區域之間摻雜區域中摻雜離子的擴散範圍和速率或者通過控制深溝槽之間的距離，形成連續或具有獨立摻雜區域的埋層，以滿足不同器件的要求。並且，採用幹法刻蝕形成深溝槽，所述溝槽側壁豎直，開口較小，可以確保襯底表面具有較大的有源區面積。
[0034]進一步的，在形成埋層之後，在深溝槽內壁形成一定厚度的氧化層。所述氧化層，一方面可以修復刻蝕工藝在深溝槽側邊留下的損傷，確保後續在深溝槽內進行填充的界面質量；另一方面，由於所述氧化層為絕緣材料，達到一定厚度之後，可以作為隔離層，在襯底內形成深溝槽的橫向隔離，提供後期在襯底表面形成的不同器件之間的隔離。本發明的技術方案，在形成襯底內部埋層的同時，形成了襯底內的深溝槽隔離結構，與現有技術相比，工藝步驟簡單，工藝成本較低。
[0035]進一步的，在所述表面形成氧化物層的深溝槽內進行填充，填充材料為多晶矽、氧化物、氮化物或多晶矽和氧化物的混合物。填充絕緣物質，所述溝槽可以作為器件之間的橫向隔離結構；如果填充多晶矽材料等導電材料，則通過在溝槽底部打孔，可以將埋層和器件引出端相連通。
[0036]並且，採用幹法刻蝕形成深溝槽，由於幹法刻蝕工藝具有很高的各向異性所以形成的所述深溝槽側壁豎直，開口較小，可以確保襯底表面具有較大的有源區面積。
[0037]進一步的，還可以根據襯底上形成器件的性能對所述埋層上部、深溝槽兩側的襯底區域進行摻雜，以滿足不同器件對襯底類型的要求。例如，在深溝槽之間的區域形成雙極型電晶體，則對該區域進行N型離子摻雜，以形成N型輕摻雜的區域，可以在此基礎上形成雙極型三極體。
【專利附圖】
【附圖說明】
[0038]圖1至圖8是本發明的實施例形成埋層的剖面示意圖。
【具體實施方式】
[0039]如【背景技術】所述，現有技術中，形成埋層之後，需要再在襯底表面形成外延層，所述外延層工藝成本相對較高，增加工藝步驟。
[0040]為了降低集成電路工藝成本，減少工藝步驟，本發明的技術方案提出了 一種新的埋層的形成方法。在襯底內刻蝕形成深溝槽，在所述深溝槽底部進行重離子摻雜。對所述重摻雜區進行推進之後，使得所述重摻雜區域橫向連接形成埋層。根據襯底類型的不同，選擇合適的摻雜離子，例如N型襯底的摻雜離子為3價元素，而P型襯底的摻雜離子為5價元素。所述形成的埋層位於襯底內部，並且埋層和溝槽之間具有一定厚度的孤立矽島，作為有源區，不需要再在襯底表面形成外延層，相對現有技術而言，大大降低了工藝成本。
[0041]為使本發明的上述目的、特徵和優點能夠更為明顯易懂，下面結合附圖對本發明的【具體實施方式】做詳細的說明。所描述的實施例僅僅是本發明的可實施方式的一部分，而不是其全部。根據所述實施例，本領域的普通技術人員在無需創造性勞動的前提下可獲得的所有其它實施方式，都屬於本發明的保護範圍。因此本發明不受下面公開的具體實施的限制。
[0042]具體的，請參考圖1至圖6，圖1至圖6是本發明的實施例形成埋層的剖面示意圖。
[0043]請參考圖1，提供襯底100，所述襯底表面具有硬掩膜層200，所述硬掩膜層具有開□。
[0044]所述半導體材料包括N型或P型輕摻雜的矽、鍺、鍺矽或砷化鎵。本實施例中，襯底採用的是P型輕摻雜的體矽。
[0045]本實施例中，所述硬掩膜層材料為正矽酸四乙酯(TEOS)。本發明的其他實施例中，所述硬掩膜層的材料還可以是氧化物，包括氧化矽或氮氧化矽。所述具有開口的硬掩膜層200的形成方法是:首先在襯底表面形成正矽酸四乙酯層，之後在其表面利用旋塗法形成光刻膠層，通過顯影曝光之後將其圖形化。利用所述圖形化光刻膠層作為掩膜，刻蝕硬掩膜層至襯底表面，在硬掩膜層內形成開口，所述開口暴露出襯底的表面。所述開口位置限定了後續步驟在刻蝕襯底形成深溝槽的位置。
[0046]請參考圖2，以硬掩膜層200作為掩膜，在半導體襯底100內形成深溝槽；
[0047]本發明的實施例中，形成深溝槽的工藝是等離子體刻蝕。在本發明的其他實施例中，還可以採用其他幹法刻蝕的工藝，例如反應離子刻蝕、濺射刻蝕、磁場增強反應離子刻蝕、反應離子束刻蝕或高密度等離子體刻蝕。包括等離子體刻蝕在內的幹法刻蝕工藝由於其腐蝕速率的各向異性，刻蝕速率具有方向性，這就避免了使用溼法刻蝕進行刻蝕時會出現硬掩膜層下面的橫向鑽蝕現象，形成V形的深溝槽。由於溼法刻蝕在各個方向的速率與襯底的晶向相關，所形成的深溝槽寬度較大，而且由於所述V型深溝槽在襯底表面形成的開口與深溝槽底部相比寬度更大，會減小襯底表面的有效面積。而採用幹法刻蝕形成的深溝槽側壁較為垂直，與V型深溝槽相比，垂直側壁的深溝槽寬度可控性較強，可以形成寬度很小的深溝槽，從而減小開口面積，提高襯底表面的有效使用面積。所述深溝槽的深度為5微米、微米，所述深溝槽的側壁傾角為89°、0°。
[0048]請參考圖3，在深溝槽底部進行等離子體摻雜，形成重摻雜區域301。
[0049]本發明的實施例中，對深溝槽底部進行摻雜的工藝是離子注入。在襯底中形成埋層的作用是為了在襯底和器件之間提供縱向隔離，如形成雙極型電晶體的集電極，降低集電極的寄生電阻。所以所述埋層的摻雜類型需要根據襯底的類型而作區分。當所述半導體襯底為N型輕摻雜的材料時，所述離子注入的離子源為五價元素，包括磷、砷或銻，所述五價的摻雜離子在襯底內形成P型埋層；當所述半導體襯底為P型輕摻雜的材料時，所述離子注入的離子源為三價元素，包括硼、銦或鎵，所述三價的摻雜離子在襯底內形成N型埋層。所述埋層與襯底形成P-η結，所述p-n結通過反向偏置，在襯底和器件之間形成縱向隔離。本實施例中，由於採用的襯底是P型輕摻雜的矽襯底，所以離子注入的離子源是三價元素，本實施例選取了磷作為摻雜元素，注入能量範圍為20keV?60keV,摻雜劑量為I X IO15原子每平方釐米X IO16原子每平方釐米，形成的摻雜區域的摻雜濃度為I X IO20原子每立方釐米X IO21原子每立方釐米。通過離子注入，在深溝槽底部形成重摻雜區域301，所述重摻雜區域301在各個深溝槽底部附近，互不連續。在離子注入的過程中，摻雜離子方向垂直於深溝槽底部，由於所述深溝槽的側壁垂直，開口較小，從而使得摻雜區域會集中在溝槽底部，而不會在溝槽側壁附近的半導體襯底內形成離子注入的摻雜區域。
[0050]請參考圖4，對摻雜區域進行高溫推進，形成連續的埋層300。
[0051]由於大部分離子在被注入時並不位於置換位置，為激活被注入的離子並恢復遷移率與其他材料參數，所以必須在適當的時間與溫度下將半導體襯底進行高溫處理。並且，由於離子注入的深度和寬度有限，如圖3所述，多個摻雜區域301之間並不連續。所以需要通過進一步的推進工藝促進摻雜離子的橫向擴散和縱向擴散以形成埋層。本實施例中，採用的摻雜元素磷與其他三價元素例如銻相比，擴散速率更快，更有利於摻雜區域的橫向擴散，形成連續的N型埋層300。
[0052]在本發明的實施例中，對上述摻雜區域進行推進之後，由於摻雜元素的擴散速率、推進時間和推進溫度等參數的影響，仍然有可能產生橫向擴散不充分，多個摻雜區域301之間不連續的問題，導致襯底內仍然存在獨立的摻雜區域301，如圖5所示。本實施例中形成連續埋層的推進工藝的溫度範圍為1100°C~1200°C，時間為4飛小時。在本發明的其他實施例中，可以根據實際工藝的需要，延長推進工藝的時間至4-10小時。
[0053]由於後期在襯底上的不同區域形成的不同器件，對於電壓有不同的要求，根據器件對電壓的不同需求，需要在不同的器件區域形成不連續的埋層。所以在本發明的其他實施例中，可以根據實際電路的需求，通過控制推進工藝的參數以及控制深溝槽之間的距離，形成部分連續的埋層。[0054]由於所述埋層300形成於半導體襯底的內部，在所述埋層300上部，深溝槽之間存在部分的半導體區域，形成孤立的矽島，所述矽島仍然具有一定厚度，所述厚度滿足後續在襯底上形成器件的需要，可以作為有源區。與現有技術相比，本發明的技術方案形成的埋層300上部由於仍然具有一定厚度的有源區，所以不需要再進行額外的外延工藝來形成有源區，減少了工藝成本較高的外延工藝步驟，進而可以降低集成電路的製造成本。
[0055]請參考圖6，在深溝槽內壁形成氧化層110。
[0056]本實施例中，在深溝槽內壁形成氧化層110的工藝為熱氧化工藝。在本發明的其他實施例中，也可以採用其他幹氧或溼氧化的工藝。由於深溝槽蝕刻過程中,對深溝槽的內壁會造成一定的損傷，形成所述氧化層110可以修復深溝槽表面的損傷，並且在深溝槽和襯底之間、深溝槽兩側的襯底區域之間形成隔離。所述氧化層修復深溝槽內壁的損傷，減少表面的缺陷，對於後續對深溝槽填充步驟，可以提高沉積質量。對於隔離效果來說，本發明的實施例中，需要的氧化層厚度要儘量大。本實施例中，氧化層的厚度為2000Α,、在本發明的其他實施例中，所述氧化層的厚度可以大於2000人。
[0057]請參考圖7，在深溝槽內進行填充，形成隔離結構130，所述進行填充的材料為多晶矽、氧化物、氮化物中的一種或一種以上材料。
[0058]本實施例中，採用爐管生長的工藝對深溝槽內壁進行氧化，隨後通過化學沉積進行填充。在本發明的其他實施例中，也可以採用其他的化學沉積工藝對所述深溝槽進行填充。本發明的實施例中，可以根據後續形成的器件要求在所述深溝槽內填充不同的材料，例如多晶矽、氧化物、氮化物中的一種或一種以上材料。在本實施例中，在深溝槽內填充的材料為多晶矽。所述由於沉積過程中，填充滿深溝槽之後，還會在硬掩膜層200之間的開口內及硬掩膜層200表面沉積部分填充材料。所以，需要採用進一步的回刻工藝刻蝕去除所述在硬掩膜層200之間的開口內及硬掩膜層200表面沉積的材料。使深溝槽內的填充材料表面平坦，與襯底表面齊平。在本發明的其他實施例中，可以採用氧化物，例如氧化矽、氮化矽或氮氧化矽填充所述深溝槽，還可以是多晶矽和氧化物的混合物或者其他導電材料作為填充材料。填充絕緣物質，所述溝槽可以作為器件之間的橫向隔離結構；如果填充多晶矽材料等導電材料，則通過在溝槽底部氧化層內打孔，使所述溝槽與埋層相連，可以將埋層和器件引出端相連通。
[0059]深溝槽填充之後，由於所述側壁和填充材料之間具有一層較厚的氧化物層，所述深溝槽就成為了隔離結構130，形成了襯底內的橫向隔離。而現有技術中，形成埋層之後，需要再形成外延層，然後根據實際需要再在外延層內形成橫向的溝道隔離結構或者通過離子注入和推進形成P-N結隔離，提供器件之間的橫向隔離。本實施例在形成埋層之前就形成了深溝槽，在形成埋層以提供器件和襯底之間的縱向隔離的同時，通過在深溝槽側壁形成氧化層，在襯底中形成了橫向隔離結構，提供襯底上器件與器件之間的橫向隔離。與現有技術相比，節省了工藝步驟。
[0060]請參考圖8，去除襯底表面的硬掩膜層200 (如圖7所述)。
[0061]在形成埋層300，以及填充深溝槽之後，去除襯底表面的硬掩膜層200，暴露出襯底表面。
[0062]在本發明的其他實施例中，去除所述硬掩膜層200之後，可以根據後續形成器件的需要，對埋層上部、深溝槽兩側的有源區120進行離子摻雜。例如在深溝槽之間的襯底區域形成雙極型三極體，則對所述有源區120進行N型摻雜，形成N型輕摻雜區域，所述有源區120的摻雜濃度低於埋層的摻雜濃度，後續在所述N型輕摻雜區域形成雙極型三極體。所述在N型輕摻雜的襯底區域上形成雙極型電晶體的工藝，為本【技術領域】的公知技術，在此不作詳細描述。
[0063]綜上所述，本發明的技術方案以具有開口的硬掩膜層作為掩膜，利用各向異性的幹法刻蝕工藝，在半導體襯底內形成多個側壁垂直的深溝槽。通過控制硬掩膜層的開口大小，可以在半導體襯底內形成寬度較小的深溝槽，使襯底表面保留較大的使用面積。在所述深溝槽底部進行離子摻雜形成摻雜區域，通過推進工藝，形成埋層。通過推進工藝，使得摻雜區域的摻雜離子在橫向和縱向進行進一步的擴散，最終摻雜區域橫向連接在一起，形成埋層。所述埋層上部和深溝槽之間仍然具一定厚度的孤立矽島作為有源區，所以後續不用通過外延工藝來形成有源區。由於外延工藝的成本較高，本發明的技術方案與現有需要沉積外延層相比，能有效降低工藝成本。並且，根據後續在襯底不同區域形成的不同器件對電壓的要求不同，可以通過控制推進工藝的時間或者溫度等參數控制所述不同區域之間摻雜區域中摻雜離子的擴散範圍和速率或者通過控制深溝槽之間的距離，形成連續或具有獨立摻雜區域的埋層，以滿足不同器件的要求。
[0064]本發明的技術方案通過在深溝槽內壁形成一定厚度的氧化層，由於所述氧化層為絕緣材料，達到一定厚度之後，可以作為隔離層，在襯底內形成橫向隔離，在形成襯底內部埋層的同時，形成了襯底內的橫向隔離，與現有技術相比，工藝步驟簡單，工藝成本較低。並且所述氧化層，還可以修復刻蝕工藝在深溝槽側邊留下的損傷，確保後續在深溝槽內進行填充的界面質量。
[0065]進一步的，可以根據襯底上形成器件的性能對所述埋層上部、深溝槽兩側的有源區進行摻雜，以滿足不同器件對襯底類型的要求。利用本發明的埋層的形成方法，在形成所述埋層之後，可以在深溝槽之間的有源區域形成各種半導體器件，例如雙極電晶體(BJT)、垂直雙擴散金屬氧化物半導體場效應管(VDM0S)、橫向雙擴散金屬氧化物半導體場效應管(LDM0S)、齊納二極體(Zener Diode)等，對提高器件的性能，集成和隔離都有重大意義。例如，在深溝槽之間的區域形成雙極型電晶體，則對該區域進行N型離子摻雜，以形成N型輕摻雜的區域，可以在此基礎上形成雙極型三極體。
[0066]以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上的限制。任何熟悉本領域的技術人員，在不脫離本發明技術方案範圍情況下，都可利用上述揭示的方法和技術內容對本發明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬於本發明技術方案保護的範圍內。
【權利要求】
1.一種埋層的形成方法，其特徵在於，包括: 提供半導體襯底，所述襯底表面具有硬掩膜層，所述硬掩膜層具有開口 ； 以所述硬掩膜層作為掩膜，在半導體襯底內形成深溝槽； 在深溝槽底部進行重摻雜，形成重摻雜區域； 使所述重摻雜區域互相連接形成埋層。
2.根據權利要求1所述的埋層的形成方法，其特徵在於，所述硬掩膜層材料為正矽酸四乙酯、氧化物或氮化物。
3.根據權利要求1所述的埋層的形成方法，其特徵在於，所述半導體襯底為N型或P型輕摻雜的矽、鍺、鍺矽或砷化鎵。
4.根據權利要求1所述的埋層的形成方法，其特徵在於，所述在半導體襯底內形成深溝槽的工藝是幹法刻蝕。
5.根據權利要求1所述的埋層的形成方法，其特徵在於，所述深溝槽的深度為5微米I微米，深溝槽的側壁傾角為89°、0°。
6.根據權利要求1所述的埋層的形成方法，其特徵在於，所述在深溝槽底部進行重摻雜的工藝是離子注入。
7.根據權利要求3 所述的埋層的形成方法，其特徵在於，當所述半導體襯底為N型輕摻雜的材料時，所述離子注入的離子源為五價元素，包括磷、砷或銻。
8.根據權利要求3所述的埋層的形成方法，其特徵在於，當所述半導體襯底為P型輕摻雜的材料時，所述離子注入的離子源為三價元素，包括硼、銦或鎵。
9.根據權利要求6所述的埋層的形成方法，其特徵在於，所述離子注入的工藝條件是:注入能量範圍為20ke疒60keV，摻雜劑量為I X IO15原子每平方釐米~I X IO16原子每平方釐米，最終形成的N型埋層的摻雜濃度為I X IO20原子每立方釐X IO21原子每立方釐米。
10.根據權利要求1所述的埋層的形成方法，其特徵在於，在所述溝槽底部進行重摻雜之後，採用高溫推進工藝，使得深溝槽底部的重摻雜區域橫向連接。
11.根據權利要求10所述的埋層的形成方法，其特徵在於，所述橫向連接的埋層和深溝槽之間具有完整的孤立的矽島，所述矽島作為襯底表面的有源區。
12.根據權利要求10所述的埋層的形成方法，其特徵在於，所述高溫推進的工藝溫度範圍為1100°C~1200°C，持續時間為4小時~10小時。
13.根據權利要求1所述的埋層的形成方法，其特徵在於，形成埋層之後，在溝槽內壁形成氧化層。
14.根據權利要求13所述的埋層的形成方法，其特徵在於，所述氧化層的厚度大於2000 A
15.根據權利要求13所述的埋層的形成方法，其特徵在於，所述在溝槽內壁形成氧化層的工藝包括幹氧或溼氧化工藝。
16.根據權利要求13所述的埋層的形成方法，其特徵在於，還包括:在溝槽內壁形成氧化層之後，在所述溝槽內進行填充，所述填充的材料為多晶矽、氧化物、氮化物或多晶矽和氧化物的混合物。
17.根據權利要求16所述的埋層的形成方法，其特徵在於，所述在深溝槽內進行填充的工藝為化學氣相沉積。
18.根據權利要求16所述的埋層的形成方法，其特徵在於，所述在深溝槽內進行填充的工藝還包括，採用回刻工藝去除硬掩膜層表面及硬掩膜層開口之間的填充材料。
19.根據權利要求1所述的埋層的形成方法，其特徵在於，還包括去除半導體襯底表面的硬掩膜層。
20.根據權利要求1所述的埋層的形成方法，其特徵在於，還包括對所述埋層以上、深溝槽之間的半導體襯底的部分區域進行摻雜，所述摻雜濃度低於埋層的摻雜濃度。
【文檔編號】H01L21/328GK103681315SQ201210349799
【公開日】2014年3月26日 申請日期:2012年9月18日 優先權日:2012年9月18日
【發明者】賀吉偉, 王剛寧, 蒲賢勇, 唐凌, 馮喆韻 申請人:中芯國際集成電路製造(上海)有限公司