非易失性存儲器結構的製作方法

2023-10-04 04:17:54 2

非易失性存儲器結構的製作方法
【專利摘要】本發明公開了一種非易失性存儲器結構，包括有一基底，其中有第一、第二以及第三有源區域沿著第一方向排成一列並通過絕緣區域互相隔開，所述絕緣區域包括第一中介絕緣區，其介於第一與第二有源區域間，第二中介絕緣區，其介於第二與第三有源區域間；第一選擇電晶體，其位於第一有源區域上；浮動柵極電晶體，其位於第二有源區域上並與第一選擇電晶體耦接，且包括一浮動柵極，其完全與第二有源區域重疊而與第一、第二中介絕緣區部分重疊；以及第二選擇電晶體，其位於第三有源區域上並與浮動柵極電晶體耦接，其中第二選擇電晶體具有一字線沿著所述第二方向延伸。
【專利說明】非易失性存儲器結構

【技術領域】
[0001]本發明涉及非易失性存儲器【技術領域】，特別是涉及一種具較佳數據保存(dataretent1n)特性的非易失性存儲器結構。

【背景技術】
[0002]非易失性存儲器(nonvolatile memory, NVM)為一種在無電力供應狀態時也可保留儲存的數據的內存裝置，例如磁性器件(magnetic devices)、光碟(opticaldiscs)、快閃記憶體(flash memory)及其他半導體類的內存。依據編程次數的限制，非易失性存儲器可區分為多次編程(multiple time programmable, MTP)內存及單次編程(one-time programmable, OTP)內存，多次編程內存即可多次讀取及寫入數據，例如電子抹除式可複寫只讀存儲器(EEPROM)及快閃記憶體設有可支持不同操作功能的對應電路，如編程(programming)、抹除(erasing)與讀取(reading)等功能,單次編程內存則不須抹除功能的電路，僅需編程及讀取的電路即可維持良好運作，因此，相較於多次編程內存，單次編程內存電路的工藝較簡化，成本較低。
[0003]多次編程內存及單次編程內存具有相同的層疊結構，依其結構而言，現有的浮動柵極非易失性存儲器(floating fate NVM)可區分為雙層堆疊多晶矽的非易失性存儲器(double-poly non-volatile memory)及單層多晶娃的非易失性存儲器(single-polynon-volatile memory)。雙層堆疊多晶娃的非易失性存儲器結構通常包括一浮動柵極用以儲存電荷，一絕緣層(例如氧化矽/氮化矽/氧化矽的複合0N0層)，以及一控制柵極用以控制數據的存取。內存單元的操作依據電容的原理，意即產生的電荷儲存於浮動柵極，進而改變內存單元的臨界電壓，以決定"O"及"Γ的數據狀態。單層多晶矽的非易失性存儲器則因與一般互補式金氧半導體工藝兼容，而常被應用於嵌入式(embedded)內存中，例如混合電路及微控制器(如系統整合晶片，S0C)中的嵌入式非易失性存儲器。
[0004]進而言之，當記憶單元的尺寸及隧穿氧化層厚度持續減縮，浮動柵極發生數據流失與電流洩漏的情況將日益嚴重，因此，有必要改良現有非易失性存儲器結構的數據保存特性。


【發明內容】

[0005]本發明的目的為提供一改良的非易失性存儲器結構，其能改善數據保存特性，且兼容於標準化CMOS工藝。
[0006]根據本發明一實施例，其提供一種非易失性存儲器結構，包括:
[0007]—第一導電型半導體基底，其上具有一第一有源區域、一第二有源區域以及一第三有源區域，所述第一有源區域、所述第二有源區域和第三有源區域沿著一第一方向排成一列並通過一絕緣區域互相隔開，其中所述絕緣區域包括一第一中介絕緣區和第二中介絕緣區，所述第一中介絕緣區介於所述第一有源區域與所述第二有源區域之間，所述第二中介絕緣區介於所述第二有源區域與所述第三有源區域之間；
[0008]一第一選擇電晶體，位於所述第一有源區域上並具有一選擇柵極沿著一第二方向延伸；
[0009]一浮動柵極電晶體，位於所述第二有源區域上，其中所述浮動柵極電晶體與所述第一選擇電晶體耦接，且所述浮動柵極電晶體包括一浮動柵極，所述浮動柵極與下方的所述第二有源區域完全重疊並與所述第一中介絕緣區及第二中介絕緣區部分重疊；以及
[0010]一第二選擇電晶體，位於所述第三有源區域上並與所述浮動柵極電晶體耦接，其中所述第二選擇電晶體具有一字線沿著所述第二方向延伸。
[0011]根據本發明一實施例，其提供一種非易失性存儲器結構，包括:
[0012]一第一導電型半導體基底，其上具有一第一有源區域、一第二有源區域、一第三有源區域、一第四有源區域以及一第五有源區域，其中所述第一有源區域、第二有源區域及第三有源區域沿著一第一方向排成一列，所述第二有源區域、第四有源區域及第五有源區域沿著一第二方向排成一行，其中所述第一有源區域、第二有源區域及第三有源區域通過一絕緣區域互相隔開，所述絕緣區域包括一第一中介絕緣區、一第二中介絕緣區、一第三中介絕緣區以及一第四中介絕緣區，所述第一中介絕緣區介於所述第一有源區域與所述第二有源區域之間、所述第二中介絕緣區介於所述第二有源區域與所述第三有源區域之間、所述第三中介絕緣區介於所述第二有源區域與所述第四有源區域之間，所述第四中介絕緣區介於所述第四有源區域與所述第五有源區域之間；
[0013]一第一選擇電晶體，位於所述第一有源區域上並具有一選擇柵極沿著一第二方向延伸；
[0014]一浮動柵極電晶體，位於所述第二有源區域上，其中所述浮動柵極電晶體與所述第一選擇電晶體耦接，且所述浮動柵極電晶體包括一浮動柵極，所述浮動柵極與下方的所述第二有源區域、第四有源區域、第五有源區域、所述第三中介絕緣區以及第四中介絕緣區完全重疊，並與所述第一中介絕緣區以及第二中介絕緣區部分重疊；
[0015]一第六有源區域，其與所述第四有源區域並列，其中所述第六有源區域與所述浮動柵極無重疊；以及
[0016]一第二選擇電晶體，位於所述第六有源區域上，並耦合至一字線，其中所述浮動柵極電晶體另包括一重摻雜區域，所述重摻雜區域具有所述第一導電型並設於所述第三有源區域且耦合至一位線。
[0017]為讓本發明的上述目的、特徵及優點能更為明顯易懂，下文中特舉出數個優選實施方式，並配合附圖作詳細說明如下。

【專利附圖】

【附圖說明】
[0018]圖1A為依據本發明一實施例中單層多晶矽非易失性記憶單元的平面示意圖。
[0019]圖1B為圖1A沿著切線Ι-Γ所做的橫斷面示意圖。
[0020]圖1C為圖1A沿著切線I1-1I』所做的橫斷面示意圖。
[0021]圖2A及圖2B繪示出圖1A中記憶單元的等效電路圖及寫入(PGM)、讀取(READ)、抹除(ERS)等動作的操作範例。
[0022]圖3A至圖3E為依據本發明另一實施例所繪示的單層多晶矽非易失性記憶單元的各橫斷面示意圖，其中圖3A為非易失性記憶單元的平面示意圖，圖3B為圖3A沿著切線1-1』所做的橫斷面示意圖，圖3C圖為圖3A沿著切線I1-1I』所做的橫斷面示意圖，圖3D為圖3A沿著切線II1- HF所做的橫斷面示意圖，圖3E為圖3A沿著切線IV -1V』所做的橫斷面示意圖。
[0023]圖4A及圖4B繪示出圖3A中記憶單元的等效電路圖及寫入(PGM)、讀取(READ)、抹除(ERS)等動作的操作範例。
[0024]其中，附圖標記說明如下:
[0025]I 非易失性記憶單元
[0026]2 非易失性記憶單元
[0027]1a第一有源區域
[0028]1b第二有源區域
[0029]1c第三有源區域
[0030]1d第四有源區域
[0031]1e第五有源區域
[0032]1f第六有源區域
[0033]1g第七有源區域
[0034]11 絕緣區域
[0035]Ila第一中介絕緣區
[0036]Ilb第二中介絕緣區
[0037]Ilc第三中介絕緣區
[0038]Ild第四中介絕緣區
[0039]Ile第五中介絕緣區
[0040]Ilf第六中介絕緣區
[0041]20 選擇電晶體
[0042]30 浮動柵極電晶體
[0043]40 第二選擇電晶體
[0044]100半導體基底
[0045]102 P 型區域
[0046]103第一 N型區域
[0047]103a重疊區域
[0048]104P型區域/P型井
[0049]105第二 N型區域
[0050]105a重疊區域
[0051]106P 型區域
[0052]202源極摻雜區
[0053]202a輕摻雜漏極區域
[0054]204漏極摻雜區
[0055]204a輕摻雜漏極區域
[0056]210溝道區
[0057]220選擇柵極
[0058]230柵極介電層
[0059]242側壁子
[0060]244襯墊層
[0061]310浮動柵極溝道
[0062]320浮動柵極
[0063]320a、320b、320c、320d 直線側邊
[0064]321延伸段
[0065]330浮動柵極介電層
[0066]342側壁子
[0067]344襯墊層
[0068]402源極摻雜區
[0069]402a輕摻雜漏極區域
[0070]404漏極摻雜區
[0071]404a輕摻雜漏極區域
[0072]410溝道區
[0073]420柵極
[0074]430柵極介電層
[0075]442側壁子
[0076]444襯墊層
[0077]402』漏極摻雜區
[0078]404』源極摻雜區
[0079]502N 型井
[0080]502aN 型區域
[0081]502bN 型區域
[0082]503抹除柵極區域
[0083]505稱合柵極區域
[0084]510深 N 型井
[0085]510a深 N 型井
[0086]510b深 N 型井
[0087]602位線接觸摻雜區
[0088]603a重疊區域
[0089]605a重疊區域
[0090]607抹除柵極區域
[0091]607a重疊區域
[0092]702N 型井
[0093]NWN 型井
[0094]CL控制線
[0095]EL抹除線
[0096]BL位線
[0097]SG選擇柵極
[0098]SL源極線
[0099]WL字線
[0100]PL寫入線
[0101]Pffl(第一)P 型區域
[0102]PW2(第二)P 型區域
[0103]PW3P 型區域
[0104]VSS接地電壓
[0105]VBL位線電壓
[0106]VDD電壓源
[0107]VPP第二電壓源
[0108]VRD讀取電壓

【具體實施方式】
[0109]為使熟習本發明所屬【技術領域】的一般技術人員能更進一步了解本發明，下文中特別詳細說明本發明的構成部件及所欲達成的功效。文中已揭示出足夠的細節使得所屬【技術領域】的一般技術人員得以具以實施。此外，一些本領域已熟知的對象結構及操作流程將不再於文中贅述。當然，本發明中也可實行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結構性、邏輯性及電性上的改變。
[0110]同樣地，下文中的優選實施方式與附圖是僅供參考與說明之用，其並非用來對本發明加以限制，且為了清楚地呈現本發明，部分對象的尺寸在圖中已被放大。再者，各實施例中相同或相似的對象將以相同標號標記，以便更容易了解本發明。
[0111]圖1A至圖1C繪示出本發明一實施例中的非易失性記憶單元，圖中的非易失性記憶單元可以作為多次編程內存。如圖1A所示，非易失性記憶單元I至少包括有三個在空間上互相隔開的有源區域，其沿著一第一方向(即參考坐標X軸)排成一列，分別是第一有源區域10a、第二有源區域10b，以及第三有源區域10c，其可通過一形成在半導體基底100主表面上的絕緣區域11來界定出這三個在空間上互相隔開的有源區域，例如，半導體基底100可以是P型摻雜矽基底。第二有源區域1b介於第一有源區域1a以及第三有源區域1c之間。前述的絕緣區域11可以是淺溝絕緣絕緣結構，但不限於此。根據本發明實施例，前述的絕緣區域11可以是在製作邏輯電路內的器件(例如金氧半導體電晶體器件)時同步進行製作，然而，閱者應能理解在其它實施例中，前述的絕緣區域11的工藝也可以與邏輯電路區的絕緣結構的工藝步驟分開，而另以其它步驟製作。如圖1A及圖1B所示，前述的絕緣區域11包括一第一中介絕緣區Ila介於第一有源區域1a與第二有源區域1b之間，以及一第二中介絕緣區Ilb介於第二有源區域1b與第三有源區域1c之間。
[0112]第一有源區域1a上形成有一選擇電晶體20。根據本發明實施例，前述的選擇電晶體20可以是NMOS電晶體，包括一源極摻雜區202位於一 P型區域102內，源極摻雜區202耦合至一源極線SL、一漏極摻雜區204且在空間上與源極摻雜區202相隔開、一溝道區210靠近半導體基底100的主表面且介於源極摻雜區202與漏極摻雜區204之間、一選擇柵極(SG) 220位於溝道區210上方，以及一柵極介電層230介於選擇柵極220與溝道區210之間。在選擇柵極220的側壁上可形成有側壁子242，例如氮化矽側壁子。在側壁子242與選擇柵極220之間可以形成一襯墊層244，例如矽氧襯墊層。此外，在P型區域102內側壁子242的正下方可以另形成有輕摻雜漏極(LDD)區域202a及204a。如圖1A所示，呈直線狀的選擇柵極沿著一第二方向(即參考坐標y軸)延伸。
[0113]仍參閱圖1A及圖1B，在第二有源區域1b上形成有一浮動柵極電晶體30。浮動柵極電晶體30是通過前述的漏極摻雜區204與選擇電晶體20耦合。換句話說，前述的漏極摻雜區204是由浮動柵極電晶體30與選擇電晶體20所共享，構成兩串接的電晶體，在此例中為兩串接的NMOS電晶體。浮動柵極電晶體30包括有一浮動柵極(FG) 320位於第二有源區域1b上。同樣的，在浮動柵極320的側壁上可以形成有側壁子342以及襯墊層344。本發明實施例的主要技術特徵在於:浮動柵極320的側壁以及側壁子342是直接位於絕緣區域11的上方，且前述的側壁以及側壁子342均不與前述任一有源區域重疊(當從上往下看)。換句話說，浮動柵極320的整個周緣是直接落在絕緣區域11上，通過此結構特徵，數據保存特性及浮動柵極320漏電流情形可以受到明顯改善。
[0114]第三有源區域1c上形成有一第二選擇電晶體40，可用於寫入操作。前述的第二選擇電晶體40可以是NMOS電晶體，其包括有一源極摻雜區402位於一 P型區域106內、一漏極摻雜區404耦接至一位線BL並在空間上與源極摻雜區402相隔開、一溝道區410靠近半導體基底100的主表面且介於源極摻雜區402與漏極摻雜區404之間、一柵極420位於溝道區410上方，以及一柵極介電層430介於柵極420與溝道區410之間。在柵極420的側壁上可以形成有側壁子442，例如氮化矽側壁子。在側壁子442與柵極420之間可以形成一襯墊層444，例如矽氧襯墊層。此外，在P型區域106內側壁子442的正下方可以另形成有輕摻雜漏極(LDD)區域402a及404a。呈直線狀的柵極420沿著第二方向(即參考坐標y軸)延伸。電晶體40通過源極摻雜區402與浮動柵極電晶體30串接，如此構成在同一列上串接的三個電晶體20、30、40。
[0115]如圖1B所示，在半導體基底100中形成有一第一 N型區域103，使第一 N型區域103包圍涵蓋前述的第一中介絕緣區11a。前述的浮動柵極電晶體30通過第一 N型區域103耦接至選擇電晶體20的漏極摻雜區204，其中第一 N型區域103在第二有源區域1b與浮動柵極320中有部分重疊，而在第一有源區域1a與漏極摻雜區204有部分重疊。圖中前述的第一 N型區域103與浮動柵極320的重疊區域以區域103a來表示。同樣地，半導體基底100中形成有一第二 N型區域105，使第二 N型區域105包圍涵蓋前述的第二中介絕緣區lib。前述的浮動柵極電晶體30通過第二 N型區域105耦接至第三有源區域1c內的源極摻雜區402，其中第二 N型區域105在第二有源區域1b與浮動柵極320有部分重疊，而在第三有源區域1c與源極摻雜區402有部分重疊。圖中前述的第二 N型區域105與浮動柵極320的重疊區域以區域105a來表示。區域103a與區域105a之間設有一 P型區域或P型井(PW) 104，其直接位於浮動柵極320下方。在P型區域104中，重疊區域103a與重疊區域105a之間界定有一浮動柵極溝道310。半導體基底100的主表面與前述的浮動柵極320之間設有一浮動柵極介電層330。重疊區域103a與重疊區域105a作為浮動柵極電晶體30的漏極/源極區域，其可以是N/P型離子井結構，且可在浮動柵極320形成前的井離子注入工藝步驟中完成。
[0116]如圖1A及圖1C所示，記憶單元I可另包括有一第四有源區域1d以及一第五有源區域10e。第二有源區域10b、第四有源區域1d以及第五有源區域1e是沿著前述的第二方向(即參考坐標y軸)排成一行。根據本發明實施例，前述的絕緣區域11另包括有一第三中介絕緣區Ilc介於第二有源區域1b與第四有源區域1d之間，以及一第四中介絕緣區Ild介於第四有源區域1d與第五有源區域1e之間。
[0117]前述的浮動柵極320包括一延伸段321，其沿著前述的第二方向延伸並完全覆蓋住下方的第四有源區域1d以及第五有源區域10e，當從上往下看時，浮動柵極320的側壁及側壁子342不會與下方任一有源區域重疊。前述浮動柵極320的延伸段321電容耦合至一耦合柵極區域505，其包括一 P型區域PW2，以及一抹除柵極區域503，其由包括一 P型區域PWl的第五有源區域1e所界定。前述的P型區域PW2與第四有源區域1d部分重疊，前述的P型區域PWl與第五有源區域1e部分重疊。第四有源區域1d與第五有源區域1e均與一 N型井502部分重疊，其中前述的N型井502與P型區域PWl、PW2相連。前述的第四有源區域10d、第五有源區域10e、抹除柵極區域503以及耦合柵極區域505可形成在一深N型井(DNW) 510內，或是直接形成在一 N型埋入層(NBL)區域中。深N型井510的作用是將半導體基底100與P型區域PWl、PW2隔離。根據本發明實施例，耦合柵極區域505的表面積可以大於抹除柵極區域503的表面積。
[0118]在另一實施例中，抹除柵極區域503的位置與耦合柵極區域505的位置可以互相對調。舉例來說，抹除柵極區域503可以位於第四有源區域1d內，而耦合柵極區域505可以位於第五有源區域1e內。此外，在其它實施例中，抹除柵極區域503與耦合柵極區域505也可以形成在不同的深N型井內。同樣的，第四有源區域1d與第五有源區域1e可以分別被兩個在空間上相隔開的深N型井所包圍。當然，在其它實施例中，在前述的延伸段321下方也可以設計有超過兩個的耦合柵極、抹除柵極，以及深N型井。
[0119]舉例來說，前述的浮動柵極320可以具有一矩形輪廓，且具有四個直線側邊320a、320b、320c、320d，但應理解圖中所示的浮動柵極320的形狀僅為一例示。側壁子342及襯墊層344是沿著前述的四個直線側邊320a、320b、320c、320d形成的。根據本發明實施例，浮動柵極320會與下方的第二有源區域10b、第四有源區域1d及第五有源區域1e完全重疊，而與第一中介絕緣區11a、第二中介絕緣區Ilb部分重疊。當從上往下看時，前述的四個直線側邊320a、320b、320c、320d與側壁子342不會與任一有源區域重疊。例如，浮動柵極320的兩相對側邊320a及320b分別直接位於第一中介絕緣區Ila及第二中介絕緣區Ilb上。浮動柵極320與第一中介絕緣區Ila及第二中介絕緣區Ilb的重疊區域大小可視需要調整並優化。
[0120]圖2A及圖2B繪示出圖1A中記憶單元的等效電路圖及寫入(PGM)、讀取(READ)、抹除(ERS)等動作的操作範例。如圖2A及圖2B所示，進行寫入操作時，基底(PSub) 100、選擇柵極(SG) 220、耦合至源極摻雜區202的源極線(SL)、以及耦合至漏極摻雜區404的位線(BL)均提供一接地電壓VSS。字線(WL) 420提供一電壓源VDD。耦合至P型區域PW2的控制線(CL)與耦合至P型區域PWl、深N型井DNW的抹除線(EL)則提供一第二電壓源VPP。
[0121]進行抹除操作時，基底(PSub) 100、選擇柵極(SG) 220、耦合至源極摻雜區202的源極線(SL)、以及耦合至漏極摻雜區404的位線(BL)均提供一接地電壓VSS。字線(WL) 420提供一電壓源VDD。耦合至P型區域PW2的控制線(CL)提供一接地電壓VSS。耦合至P型區域PWld^ N型井DNW的抹除線(EL)則提供一第二電壓源VPP。
[0122]進行讀取操作時，基底(PSub) 100、耦合至源極摻雜區202的源極線(SL)提供一接地電壓VSS。耦合至漏極摻雜區404的位線(BL)提供一位線電壓VBL。選擇柵極220及字線(WL) 420提供一電壓源VDD。耦合至P型區域PW2的控制線(CL)與耦合至P型區域PWl、深N型井DNW的抹除線(EL)則提供一讀取電壓VRD。
[0123]圖2B列出了用於圖1A的記憶單元的偏壓條件。其中需注意的是，第二電壓源VPP大於電壓源VDD、位線電壓VBL，以及讀取電壓VRD。
[0124]數據存取路徑包括兩個選擇電晶體(20/40)，其作為一電荷感應電晶體，經由類N/P井阻(103/105)或橫向擴散MOS (LDMOS)結構電連接於浮動柵極320 —側。
[0125]圖3A至圖3E為依據本發明另一實施例所繪示的單層多晶矽非易失性記憶單元的各橫斷面示意圖，其中相同的部位、層或區域仍沿用相同符號表示。圖中所示的非易失性記憶單元可以作為多次編程(MTP)內存。同樣地，如圖3A所示，非易失性記憶單元2至少包括有三個在空間上互相隔開的有源區域，其沿著一第一方向(即參考坐標X軸)排成一列，分別是第一有源區域10a、第二有源區域10b，以及第三有源區域10c，其可通過一形成在半導體基底100主表面上的絕緣區域11來界定出這三個在空間上互相隔開的有源區域，例如，半導體基底100可以是P型摻雜矽基底。第二有源區域1b介於第一有源區域1a以及第三有源區域1c之間。前述的絕緣區域11可以是淺溝絕緣絕緣結構，但不限於此。根據本發明實施例，前述的絕緣區域11可以是在製作邏輯電路內的器件(例如金氧半導體電晶體器件)時同步進行製作，然而，閱者應能理解在其它實施例中，前述的絕緣區域11的工藝步驟也可以與邏輯電路區的絕緣結構的工藝分開，而另以其它步驟製作。
[0126]如圖3A及圖3B所示，根據本發明實施例，前述的絕緣區域11包括一第一中介絕緣區Ila介於第一有源區域1a與第二有源區域1b之間，以及一第二中介絕緣區Ilb介於第二有源區域1b與第三有源區域1c之間。第一有源區域10a、第二有源區域10b，以及第三有源區域1c可以位於一 N型區域(NW) 502a中。在N型區域502a下方的半導體基底100中可提供有一深N型井510a。
[0127]第一有源區域1a上形成有一選擇電晶體20。根據本發明實施例，前述的選擇電晶體20可以是PMOS電晶體，包括一源極摻雜區202，耦合至一源極線SL、一漏極摻雜區204在空間上與源極摻雜區202相隔開、一溝道區210靠近半導體基底100的主表面且介於源極摻雜區202與漏極摻雜區204之間、一選擇柵極220位於溝道區210上方，以及一柵極介電層230介於選擇柵極220與溝道區210之間。選擇柵極220的側壁上可形成有側壁子242，例如氮化矽側壁子。在側壁子242與選擇柵極220之間可以形成一襯墊層244，例如矽氧襯墊層。此外，N型區域502a內的側壁子242正下方可另形成有輕摻雜漏極(LDD)區域202a 及 204a。
[0128]仍參閱圖3A及圖3B，第二有源區域1b上形成有一浮動柵極電晶體30。浮動柵極電晶體30是通過前述的漏極摻雜區204與選擇電晶體20耦合。換句話說，前述的漏極摻雜區204是由浮動柵極電晶體30與選擇電晶體20所共享，進而構成兩串接的電晶體，在此例中為兩串接的PMOS電晶體。浮動柵極電晶體30包括有一浮動柵極320位於第二有源區域1b上。同樣的，浮動柵極320的側壁上可以形成有側壁子342以及襯墊層344。本發明實施例的主要技術特徵在於:浮動柵極320的側壁以及側壁子342直接位於絕緣區域11的上方，且前述的側壁以及側壁子342均不與前述任一有源區域重疊(當從上往下看)。換句話說，浮動柵極320的整個周緣是直接落在絕緣區域11上，通過此結構特徵，數據保存特性及浮動柵極320漏電流情形可以受到明顯的改善。第三有源區域1c上設有一位線接觸摻雜區602，例如P+摻雜區。位線接觸摻雜區602耦合至一位線(BL)。
[0129]如圖3B所示，深N型井510a內形成有一第一 P型區域PWl，使得第一 P型區域PWl包圍並涵蓋前述的第一中介絕緣區11a。前述的浮動柵極電晶體30是包括第一 P型區域PU耦接至選擇電晶體20的漏極摻雜區204，其中第一 P型區域PWl在第二有源區域1b與浮動柵極320中有部分重疊，而在第一有源區域1a與漏極摻雜區204有部分重疊。在圖中前述的第一 P型區域PWl與浮動柵極320的重疊區域是以區域603a來表示。同樣地，深N型井510a內形成有一第二 P型區域PW2，使得第二 P型區域PW2包圍並涵蓋前述的第二中介絕緣區Ilb以及第三有源區域10c。前述的浮動柵極電晶體30包括第二 P型區域PW2耦接至第三有源區域1c內的位線接觸摻雜區602，其中第二 P型區域PW2在第二有源區域1b與浮動柵極320有部分重疊，而在第三有源區域1c與位線接觸摻雜區602有部分重疊。在圖中前述的第二 P型區域PW2與浮動柵極320的重疊區域是以區域605a來表示。重疊區域603a與重疊區域605a之間界定有一浮動柵極溝道310。在半導體基底100的主表面與前述的浮動柵極320之間設有一浮動柵極介電層330。重疊區域603a與重疊區域605a是作為浮動柵極電晶體30的漏極/源極區域，其可以是N/P型離子井結構，且可以在浮動柵極320形成前的井離子注入工藝步驟中完成。
[0130]前述的記憶單元2可另包括有一第四有源區域1d以及一第五有源區域10e。第二有源區域10b、第四有源區域1d以及第五有源區域1e沿著前述的第二方向(即參考坐標y軸)排成一行。根據本發明實施例，前述的絕緣區域11另包括有一第三中介絕緣區Ilc介於第二有源區域1b與第四有源區域1d之間，以及一第四中介絕緣區Ild介於第四有源區域1d與第五有源區域1e之間。靠近第四有源區域1d處並列有一第六有源區域1f0靠近第五有源區域1e處並列有一第七有源區域10g。根據本發明實施例，前述的絕緣區域11另包括有一第五中介絕緣區lie介於第四有源區域1d與第六有源區域1f之間，以及一第六中介絕緣區Ilf介於第五有源區域1e與第七有源區域1g之間。
[0131]同樣的，前述的浮動柵極320可包括一延伸段321沿著前述的第二方向延伸並完全覆蓋住下方的第四有源區域1d以及第五有源區域10e。當從上往下看時，浮動柵極320的側壁及側壁子342不會與下方任一有源區域重疊。前述浮動柵極320的延伸段321電容耦合至一抹除柵極區域607，其中包括一 P型區域PW3。前述的P型區域PW2與第四有源區域1d部分重疊，前述的P型區域PW3設於一 N型區域(NW) 502b。在半導體基底100內可提供一深N型井510b位於N型區域502b下方。深N型井510b在空間上與深N型井510a相隔開。前述的P型區域PW3與第五有源區域1e有部分重疊並與第七有源區域1g部分重疊。前述的P型區域PW3包圍第六中介絕緣區Ilf。前述的浮動柵極320延伸段321與P型區域PW3的重疊區域在圖中以區域607a表示。第七有源區域1g耦合至一抹除線(EL)。
[0132]請參閱圖3E及圖3A，第六有源區域1f上形成有一第二選擇電晶體40，其可用於寫入操作。前述的第二選擇電晶體40可以是NMOS電晶體，包括有一漏極摻雜區402』位於基底100中、一源極摻雜區404』耦接至一寫入線PL並在空間上與漏極摻雜區402』相隔開、一溝道區靠近半導體基底100的主表面且介於漏極摻雜區402』與源極摻雜區404』之間、一柵極420 (耦接至一字線)位於溝道區上方。呈直線狀的柵極420沿著第二方向(即圖3A中的參考坐標y軸)延伸。第二選擇電晶體40通過漏極摻雜區402』、與漏極摻雜區402』部分重疊的N型井702與浮動柵極電晶體30串接。如圖3E所示，漏極摻雜區402』耦接至N型井702。
[0133]如圖3A所示，非易失性記憶單元2呈三列組態，其中第一、第二、第三有源區域(包括浮動柵極電晶體30及選擇電晶體20)位於第一列，主要用於讀取操作，第四、第六有源區域(包括電晶體40)位於第二列，主要用於寫入操作，而第五、第七有源區域在第三列，主要用於抹除操作。
[0134]圖4A及圖4B繪示出圖3A中記憶單元的等效電路圖及寫入(PGM)、讀取(READ)、抹除(ERS)等動作的操作範例。如圖4A及圖4B所示，寫入操作時，基底(PSub) 100及寫入線(PL)耦合至一接地電壓VSS。源極線(SL)以及抹除線(EL)均耦合至一第二電壓源VPP。位線(BL)浮置。選擇柵極(SG) 220及字線(WL) 420提供一電壓源VDD。
[0135]進行抹除操作時，字線(WL)420提供電壓VDD。抹除線(EL)提供一第二電壓源VPPo其它端點均耦接至接地電壓VSS。
[0136]進行讀取操作時，字線(WL)420提供電壓源VDD。抹除線(EL)及寫入線(PL)提供一讀取電壓VRD。位線(BL)提供一位線電壓VBL。其它端點均耦接至接地電壓VSS。
[0137]圖4B列出了用於圖3A中記憶單元的偏壓條件。其中需注意的是，第二電壓源VPP大於電壓源VDD、位線電壓VBL，以及讀取電壓VRD。
[0138]數據存取路徑包括選擇電晶體20，其作為一電荷感應電晶體，經由類N/P井阻(PWl)結構或橫向擴散MOS (LDMOS)結構電連接於浮動柵極320的一側。本發明另一特徵在於浮動柵極電晶體的源極/漏極區域，即重疊區域(103a/105a或605a/603a)可以是類N/P井結構，其可以在浮動柵極形成之前完成製作。
[0139]以上所述僅為本發明的優選實施例而已，並不用於限制本發明，對於本領域的技術人員來說，本發明可以有各種更改和變化。凡在本發明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護範圍之內。
【權利要求】
1.一種非易失性存儲器結構，其特徵在於，包括: 一第一導電型半導體基底，其上具有一第一有源區域、一第二有源區域以及一第三有源區域，所述第一有源區域、所述第二有源區域和第三有源區域沿著一第一方向排成一列並通過一絕緣區域互相隔開，其中所述絕緣區域包括一第一中介絕緣區和第二中介絕緣區，所述第一中介絕緣區介於所述第一有源區域與所述第二有源區域之間，所述第二中介絕緣區介於所述第二有源區域與所述第三有源區域之間； 一第一選擇電晶體，位於所述第一有源區域上並具有一選擇柵極沿著一第二方向延伸； 一浮動柵極電晶體，位於所述第二有源區域上，其中所述浮動柵極電晶體與所述第一選擇電晶體耦接，且所述浮動柵極電晶體包括一浮動柵極，所述浮動柵極與下方的所述第二有源區域完全重疊並與所述第一中介絕緣區及第二中介絕緣區部分重疊；以及 一第二選擇電晶體，位於所述第三有源區域上並與所述浮動柵極電晶體耦接，其中所述第二選擇電晶體具有一字線沿著所述第二方向延伸。
2.根據權利要求1所述的非易失性存儲器結構，其特徵在於，所述第一選擇電晶體包括一第二導電型源極摻雜區耦合至一源極線、一漏極摻雜區與所述源極摻雜區相隔開、一溝道區介於所述源極摻雜區與所述漏極摻雜區之間、所述選擇柵極位於所述溝道區上方，以及一柵極介電層介於所述選擇柵極與所述溝道區之間，其中所述浮動柵極電晶體通過所述漏極摻雜區與所述第一選擇電晶體耦接。
3.根據權利要求1所述的非易失性存儲器結構，其特徵在於，所述浮動柵極的整個周緣直接落在所述絕緣區域上。
4.根據權利要求1所述的非易失性存儲器結構，其特徵在於，所述第一方向垂直所述第二方向。
5.根據權利要求2所述的非易失性存儲器結構，其特徵在於，所述半導體基底中另包括一第一井區域以及一第二井區域，所述第一井區域具有所述第一導電型並包圍涵蓋所述第一中介絕緣區，所述第二井區域具有所述第二導電型並包圍涵蓋所述第二中介絕緣區，所述浮動柵極電晶體經由所述第一井區域而與所述第一選擇電晶體的所述漏極摻雜區耦合，其中所述第一井區域在所述第二有源區域中與所述浮動柵極有部分重疊，而在所述第一有源區域與所述漏極摻雜區有部分重疊。
6.根據權利要求5所述的非易失性存儲器結構，其特徵在於，所述浮動柵極電晶體通過所述第二井區域耦接至所述第三有源區域內的所述第二選擇電晶體的所述源極摻雜區，其中所述第二井區域在所述第二有源區域中與所述浮動柵極有部分重疊，而在所述第三有源區域中與所述源極摻雜區有部分重疊。
7.根據權利要求6所述的非易失性存儲器結構，其特徵在於，所述第二導電型的所述第一井區域以及所述第二導電型的所述第二井區域分別做為所述浮動柵極電晶體的漏極區域與源極區域。
8.根據權利要求7所述的非易失性存儲器結構，其特徵在於，所述第一井區域以及所述第二井區域是離子井結構，所述離子井結構是在所述浮動柵極形成前的井離子注入工藝步驟中完成。
9.根據權利要求6所述的非易失性存儲器結構，其特徵在於，所述第二選擇電晶體另包括一漏極摻雜區耦接至一位線。
10.根據權利要求1所述的非易失性存儲器結構，其特徵在於，另包括: 一第四有源區域以及一第五有源區域，其中所述第二有源區域、所述第四有源區域以及所述第五有源區域沿著所述第二方向排成一行；以及 一所述浮動柵極的延伸段，沿著所述第二方向延伸並完全覆蓋住下方的所述第四有源區域以及所述第五有源區域。
11.根據權利要求10所述的非易失性存儲器結構，其特徵在於，所述浮動柵極的所述延伸段電容耦合至一耦合柵極區域，所述耦合柵極區域與所述第四有源區域重疊，所述浮動柵極的所述延伸段並電容耦合至一抹除柵極區域，所述抹除柵極區域與所述第五有源區域重疊。
12.根據權利要求10所述的非易失性存儲器結構，其特徵在於，所述第四有源區域及所述第五有源區域均被單一離子井區域所包圍涵蓋，其中所述離子井區域的導電型與所述半導體基底相反。
13.根據權利要求10所述的非易失性存儲器結構，其特徵在於，所述第四有源區域及所述第五有源區域分別被兩個相隔開的離子井區域所包圍涵蓋，其中所述兩個相隔開的離子井區域的導電型均與所述半導體基底相反。
14.根據權利要求11所述的非易失性存儲器結構，其特徵在於，所述耦合柵極區域是由所述第四有源區域界定出來，其與一第一導電型的第三井區域及一第二導電型的第五井區域部分重疊，而所述抹除柵極區域是由所述第五有源區域界定出來，其與一第一導電型的第四井區域及所述第二導電型的所述第五井區域部分重疊。
15.—種非易失性存儲器結構,其特徵在於,包括: 一第一導電型半導體基底，其上具有一第一有源區域、一第二有源區域、一第三有源區域、一第四有源區域以及一第五有源區域，其中所述第一有源區域、第二有源區域及第三有源區域沿著一第一方向排成一列，所述第二有源區域、第四有源區域及第五有源區域沿著一第二方向排成一行，其中所述第一有源區域、第二有源區域及第三有源區域通過一絕緣區域互相隔開，所述絕緣區域包括一第一中介絕緣區、一第二中介絕緣區、一第三中介絕緣區以及一第四中介絕緣區，所述第一中介絕緣區介於所述第一有源區域與所述第二有源區域之間、所述第二中介絕緣區介於所述第二有源區域與所述第三有源區域之間、所述第三中介絕緣區介於所述第二有源區域與所述第四有源區域之間，所述第四中介絕緣區介於所述第四有源區域與所述第五有源區域之間； 一第一選擇電晶體，位於所述第一有源區域上並具有一選擇柵極沿著一第二方向延伸； 一浮動柵極電晶體，位於所述第二有源區域上，其中所述浮動柵極電晶體與所述第一選擇電晶體耦接，且所述浮動柵極電晶體包括一浮動柵極，所述浮動柵極與下方的所述第二有源區域、第四有源區域、第五有源區域、所述第三中介絕緣區以及第四中介絕緣區完全重疊，並與所述第一中介絕緣區以及第二中介絕緣區部分重疊； 一第六有源區域，其與所述第四有源區域並列，其中所述第六有源區域與所述浮動柵極無重疊；以及 一第二選擇電晶體，位於所述第六有源區域上，並耦合至一字線，其中所述浮動柵極電晶體另包括一重摻雜區域，所述重摻雜區域具有所述第一導電型並設於所述第三有源區域且耦合至一位線。
16.根據權利要求15所述的非易失性存儲器結構，其特徵在於，所述第一選擇電晶體包括一第一導電型源極摻雜區耦合至一源極線、一第一導電型漏極摻雜區與所述源極摻雜區相隔開、一溝道區介於所述源極摻雜區與所述漏極摻雜區之間、所述選擇柵極位於所述溝道區上方，以及一柵極介電層介於所述選擇柵極與所述溝道區之間，其中所述浮動柵極電晶體通過所述漏極摻雜區與所述第一選擇電晶體耦接。
17.根據權利要求15所述的非易失性存儲器結構，其特徵在於，所述第二選擇柵極電晶體包括有一第二導電型源極摻雜區耦接至一寫入線、一第二導電型漏極摻雜區與一和所述第四有源區域重疊的一第二導電型井區域耦合、一溝道區介於所述漏極摻雜區與所述源極摻雜區之間、一選擇柵極位於所述溝道區上方，以及一柵極介電層介於所述選擇柵極與所述所述溝道區之間。
18.根據權利要求17所述的非易失性存儲器結構，其特徵在於，所述浮動柵極的整個周緣直接落在所述絕緣區域上。
19.根據權利要求16所述的非易失性存儲器結構，其特徵在於，另包括: 一第七有源區域，與所述第五有源區域並列；以及 一抹除柵極區域，電容耦合至一所述浮動柵極的延伸段。
20.根據權利要求19所述的非易失性存儲器結構，其特徵在於，所述半導體基底中另包括一第一井區域，所述第一井區域具有所述第一導電型並包圍涵蓋所述第一中介絕緣區，以及一第二井區域，所述第二井區域具有所述第一導電型並包圍涵蓋所述第二中介絕緣區。
21.根據權利要求20所述的非易失性存儲器結構，其特徵在於，所述抹除柵極區域是由所述第五有源區域界定出來且與一第一導電型的第三井區域及所述第二導電型的一第四井區域部分重疊。
22.根據權利要求21所述的非易失性存儲器結構，其特徵在於，所述抹除柵極區域經由一與所述第七有源區域部分重疊的所述第一導電型的第三井區域而耦合至一抹除線。
23.根據權利要求15所述的非易失性存儲器結構，其特徵在於，所述浮動柵極電晶體的源極/漏極區域包括一類井結構，所述類井結構形成於所述浮動柵極之前。
24.根據權利要求19所述的非易失性存儲器結構，其特徵在於，所述第一有源區域、第二有源區域以及第三有源區域被一第一離子井區域所包圍涵蓋，所述第一離子井區域具有所述第二導電型，所述第五有源區域以及第七有源區域被一第二離子井區域所包圍涵蓋，所述第二離子井區域具有所述第二導電型。
25.一種非易失性存儲器結構，其特徵在於，包括: 一第一導電型半導體基底，其上包括有一第一有源區域、一第二有源區域、一第三有源區域、一第四有源區域以及一第五有源區域，其中所述第一有源區域、第二有源區域以及第三有源區域沿著一第一方向排成一列，所述第二有源區域、第四有源區域以及第五有源區域沿著一第二方向排成一行，其中所述第一有源區域、第二有源區域以及第三有源區域通過一絕緣區域互相隔開，所述絕緣區域包括一第一中介絕緣區、一第二中介絕緣區、一第三中介絕緣區以及一第四中介絕緣區，其中:所述第一中介絕緣區介於所述第一有源區域與所述第二有源區域之間、所述第二中介絕緣區介於所述第二有源區域與所述第三有源區域之間、所述第三中介絕緣區介於所述第二有源區域與所述第四有源區域之間，所述第四中介絕緣區介於所述第四有源區域與所述第五有源區域之間； 一浮動柵極電晶體，位於所述第二有源區域上，其中所述浮動柵極電晶體包括有一浮動柵極以及一類井結構，所述浮動柵極與下方的所述第二有源區域完全重疊，所述類井結構作為所述浮動柵極電晶體的源極/漏極，其中所述浮動柵極包括一延伸段，所述延伸段完全覆蓋住下方的所述第四有源區域以及所述第五有源區域； 一耦合柵極區域，位於所述半導體基底中，所述耦合柵極區域與所述第四有源區域重疊並電容耦合至所述延伸段；以及 一抹除柵極區域，位於所述半導體基底中，所述抹除柵極區域與所述第五有源區域重疊並電容耦合至所述延伸段，其中所述浮動柵極的整個周緣直接落在所述絕緣區域上。
26.根據權利要求25所述的非易失性存儲器結構，其特徵在於，另包括: 一第一選擇電晶體，設於所述第一有源區域上，其中所述第一選擇柵極電晶體包括有一選擇柵極，其中所述浮動柵極電晶體系與所述第一選擇電晶體耦接。
27.根據權利要求26所述的非易失性存儲器結構，其特徵在於，另包括: 一第六有源區域，與所述第四有源區域並列，其中所述第六有源區域不與所述第六有源區域重疊；以及 一第二選擇電晶體，設於所述第六有源區域上並耦合至一字線。
28.根據權利要求26所述的非易失性存儲器結構，其特徵在於，另包括: 一第二選擇電晶體，與所述浮動柵極電晶體耦接並設於所述第三有源區域上，其中所述第二選擇電晶體包括有一選擇柵極。
【文檔編號】H01L29/06GK104241293SQ201410198085
【公開日】2014年12月24日 申請日期:2014年5月10日 優先權日:2013年6月7日
【發明者】陳志欣, 陳緯仁, 賴宗沐 申請人:力旺電子股份有限公司