用於製造受應力的mos器件的方法
2023-10-05 20:18:24
專利名稱：用於製造受應力的mos器件的方法
技術領域：
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本發明大體上系關於製造半導體器件之方法，且詳言之系關於制 造受應力之MOS器件之方法。
背景技術：
大多數之現代積體電路(IC)，系藉由使用複數個互連之場效電晶體 (FET)，亦稱之為金屬氧化物半導體場效電晶體(MOSFET)或簡稱MOS 電晶體，而實施。MOS電晶體包括柵極電極，其作為控制電極並分隔 開源極電極和漏極電極(於其間能流過電流)。施加到該柵極電極之控制 電壓控制流經該源極電極和漏極電極間之溝道之電流。
MOS電晶體，相對於雙極(bipolar)電晶體，而為多數載子器件 (majority carrier device)。 MOS電晶體之增益(gain)，其通常由互導 (transconductance)(gtn)所定義，正比於電晶體溝道中多數載子之移動率 (mobility)。 MOS電晶體之電流載送能力系正比於移動率乘上溝道寬度 除以溝道長度(gmW/1)。 MOS電晶體通常製造於具結晶表面方向(IOO) 之矽襯底上，其對矽技術而言為習知的。對於此方向及許多其他的方 向，可藉由施加壓縮縱向應力於溝道，而增加為於P溝道MOS電晶體 中多數載子之電洞的移動率。然而，此種壓縮縱向應力減少為於N溝 道MOS電晶體中多數載子之電子的移動率。壓縮縱向應力能藉由埋置 譬如假晶的(pseudomorphic)SiGe之擴展材料於矽襯底中於電晶體溝道 之端部，而施加於MOS電晶體之溝道[例如，參看IEEE電子器件文獻 v.25， 2004年第4號第191頁(IEEE Electron Device Letters v.25, No 4, p.191, 2004)]。 SiGe晶體(crystal)之晶格常數大於Si晶體之晶格常數， 而結果埋置SiGe之存在造成矽基塊(matrix)之變形。不幸的是，目前藉 由埋置擴展材料以增加載子移動率之技術不能以相同之方式應用於P 溝道和N溝道MOS電晶體兩者，這是因為用來改進電洞移動率之壓 縮縱向應力不利於電子移動率。同時，目前的技術僅利用藉由縱向應力使載子移動率增強之現象，而忽略了亦影響移動率之橫向應力。
因此，希望提供同時利用縱向和橫向應力來製造受應力之MOS器
件之方法。此外，希望提供製造改進N溝道和P溝道器件兩者之載子 移動率之受應力之MOS器件之方法。再者，由後續之詳細說明和所附 之申請專利範圍，結合伴隨之圖式和上述技術領域和先前技術，本發 明之其他之希望特徵和特性將變得清楚。
發明內容
本發明提供在半導體襯底中和上製造受應力之MOS器件之方法。 本方法包括下列步驟在半導體襯底中和上形成複數個平行之MOS晶 體管，該複數個平行MOS電晶體具有結合之源極區域、結合之漏極區 域、和共同柵極電極。第一凹槽蝕刻入半導體襯底於結合之源極區域， 和第二凹槽蝕刻入半導體襯底於結合之漏極區域。選擇性地生長具有 晶格常數大於半導體襯底之晶格常數的應力引發半導體材料於該第一 和第二溝槽中。
結合下列圖式而於上說明本發明，其中相似的元件符號表示相似 的元件，以及其中
圖1和第4至8圖顯示依照本發明之各種實施例之受應力之MOS 器件及其製造方法之剖面圖；以及
第2和3圖示意地顯示於製造階k之受應力之MOS器件之部分之 平面圖。
具體實施例方式
下列之詳細說明僅為例示性質，並不意欲限制本發明或本發明之 應用和使用。再者，並不意欲由呈現於前面技術領域、先前技術、發 明內容或下列詳細說明中所表示或暗示之任何理論而限定本發明。
於典型互補MOS(CMOS)積體電路中，高性能P溝道MOS電晶體 與N溝道MOS電晶體各具有相當寬的溝道寬度以提供充分的驅動電 流。此等電晶體之溝道寬度在lym之量級(order)，而源極和漏極區域之溝道長度和深度小於大約0.1 11 m。若具有與源極和漏極區域相同之 大小量級之厚度之應力引發材料埋置於溝道的端部，則此種應力引發 材料能沿著溝道施加縱向應力，但是在施加橫向應力於溝道方面相對 無效。可注意到橫向應力僅在溝道的邊緣被引發，而此等應力於溝道 內傳播至僅與應力引發材料之厚度之大小量級相同之距離。結果，高 橫向應力僅在溝道之小部分被引發，'而對於器件性能有微不足道的效
果(little effect)。依照本發明之實施例，此問題藉由用複數個平行耦接 之窄溝道MOS電晶體取代寬溝道MOS電晶體而加以克服。具有埋置 於溝道端部之應力引發材料之窄溝道MOS電晶體受到跨於整個溝道 區域之壓縮縱向應力和伸張橫向應力兩者。壓縮縱向應力增加於溝道 中之電洞移動率並減少電子移動率，而伸張橫向應力增加於溝道中之 電洞移動率和電子移動率。
第1至8圖顯示依照本發明之各種實施例之受應力之MOS器件 30和製造此種MOS器件之方法步驟。於此例示實施例中，僅顯示的 受應力之MOS器件30之部分為單一 P溝道MOS電晶體32和單一 N 溝道MOS電晶體34。從譬如器件30之受應力之MOS器件所形成之 積體電路可包括大量之此等電晶體。雖然顯示了互補MOS電晶體，但 是本發明亦可應用於僅包括P溝道MOS電晶體之器件。
於製造MOS電晶體之各種步驟為已知，因此為了簡潔之目的，許 多習知的步驟於此將僅簡短描述、或將其整個省略而不提供己知製程 之細節。雖然術語"MOS器件"適當地指具有金屬柵極電極和氧化物 柵極絕緣體之器件，但是該術語將用於全文中來指任何包括位於柵極 絕緣體(不管是否為氧化物或其他的絕緣體)之上之導電柵極電極(不管 是否為金屬或其他的導電金屬)之半導體器件，該柵極絕緣體則位於半 導體襯底之上。
如圖1中所顯示，依照本發明之實施例之受應力之MOS器件30 之製造開始於提供半導體襯底36。半導體襯底較佳是單晶矽襯底，其 中此處所用之術語"矽襯底"包含一般用於半導體工業之相對純之矽 材料。矽襯底36可以是大塊(bulk)矽晶片、或是於絕緣層上之矽薄層(通 常已知為絕緣體上覆矽(silicon-on-insulator)或SOI)，該絕緣層則由矽載 件晶片所支持，但是此處所顯示為大塊矽晶片(不以此為限)。較佳地，矽晶片具有(100)或(110)方向(orientation)。矽晶片之一部分38被摻雜有 N型雜質摻雜物(N井)，而另一部分40被摻雜有P型雜質摻雜物(P井)。 N井和P井能例如藉由離子注入而被摻雜成適當的導電率 (conductivity)。形成淺溝槽隔離(STI)42以電隔離N井與P井之間，並 隔離周圍必須被電隔離之個別器件。STI界定用來形成P溝道MOS晶 體管32之有源區域44，和用來形成N溝道MOS電晶體34之有源區 域46。如己知的，有許多方法可用來形成STI，因此不須詳細描述該 方法。 一般而言，STI包括蝕刻入半導體襯底表面之淺溝槽，且該淺溝 槽被填充有絕緣材料。於淺溝槽被填充有絕緣材料後，該表面通常被 平坦化，例如，藉由化學機械平坦法(CMP)。 二個井和STI顯示於圖1 之剖面圖和圖2之上視圖。
依照本發明之實施例，P溝道電晶體32和N溝道電晶體34二者 為寬溝道MOS電晶體且二者皆施行為複數個並聯耦接之窄溝道MOS 電晶體。將如下更詳細說明之，P溝道電晶體32和N溝道電晶體34 各包括共同源極、共同漏極、共同柵極、和複數個在共同柵極下方從 源極延伸至漏極之平行溝道。如圖3所示，P溝道MOS電晶體32之 複數個平行溝道50由形成在有源區域44之表面的複數個STI區域52 所界定。亦說明於圖3中，N溝道M-OS電晶體34之複數個平行溝道 54由形成在有源區域46之表面的複數個STI區域56所界定。能與形 成STI區域42之同時形成各STI區域，或能分別形成各STI區域。如 同圖2，圖3顯示受應力之MOS器件之上視圖。複數個平行溝道較佳 地各具有大約0.1 ii m之寬度。對於各電晶體雖然僅顯示了三個平行溝 道，但是對於各P溝道MOS電晶體32和N溝道MOS電晶體34而言 平行溝道的總數系選擇為提供各設計來取代之單一寬溝道電晶體之相 等溝道寬度。較佳是各溝道沿著結晶方向被定向。
柵極絕緣體層60形成在矽襯底36之表面上，包括於有源區域44 和46之表面上，如圖4中所示。柵極絕緣體可以是藉由在氧化環境中 加熱矽襯底而形成之熱生長二氧化矽層、或者可以是譬如氧化矽、氮 化矽、譬如HfSiO之高介電常數絕緣體、等等之沉積之絕緣體。可藉 由化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、或等離子體增強 型化學氣相沉積(PECVD)來沉積所沉積之絕緣體。在例示之實施例中，柵極絕緣體層為相等地沉積在STI上和矽襯底上之所沉積之絕緣體。
柵極絕緣體材料典型具有1至10奈米(nm)之厚度。依照本發明之一個 實施例，多晶矽層62沉積於柵極絕緣體層上。該多晶矽層較佳沉積為 未摻雜之多晶矽，而後續藉由離子注入而摻雜有雜質。譬如氧化矽、 氮化矽、或氧氮化矽之硬掩模材料層64能沉積在多晶矽之表面上。多 晶材料能藉由減少氫之矽垸之LPCVD而沉積至大約100 nm之厚度。 硬掩模材料亦能藉由LPCVD而沉積至大約50 nm之厚度。
硬掩模層64和下面的多晶矽層62被光學微影圖案化以形成覆於 有源區44上之P溝道MOS電晶體柵極電極66和覆於有源區46上之 N溝道MOS電晶體柵極電極68，如圖5中所示。柵極電極66覆於該 P溝道MOS電晶體32之複數個平行溝道50上，而柵極電極68覆於 該N溝道MOS電晶體34之複數個平行溝道54上。柵極電極66和68 亦由圖3中之虛線所例示。能藉由例如於Cl或HBr/02化學之等離子 體蝕刻而蝕刻多晶矽於所希望之圖案，及藉由例如於CHF3、 CF4、或 SF6化學之等離子體蝕刻而蝕刻硬掩模。依照本發明之一個實施例，於 圖案化柵極電極之後，接著藉由於氧化環境中加熱多晶矽而熱生長氧 化矽薄層70於柵極電極66之相對側壁72上和熱生長氧化矽薄層74 於柵極電極68之相對側壁76上。層70和74能生長至大約2至5 nm 之厚度。柵極電極66和68以及層70和74能用作為離子注入掩模以 於其中一個或二個之MOS電晶體上形成源極和漏極延伸區(未顯示)。 對於形成多個源極和漏極區域之可能需要條件和方法為已知，但與本 發明並沒有密切關係，因此於此處無需說明。
依照本發明之一個實施例，如圖6中所顯示，側壁間隔件80分別 形成在柵極電極66和68之相對側壁72和76上。此側壁間隔件能藉 由沉積氮化矽、氧化矽、等等之間隔件材料層於柵極電極之上並接著 藉由例如反應性離子蝕刻來非等向性蝕刻該層而形成。側壁間隔件80、 柵極電極66和68、於該等柵極電極之頂面上之硬掩模、和STI 42用 作為蝕刻掩模來蝕刻於矽襯底中間隔開並自行對準於P溝道柵極電極 66之溝槽82和84，以及蝕刻間隔開並自行對準於N溝道柵極電極68 之溝槽86和88。該等溝槽相交於窄平行溝道50和54之端部。溝槽能 用例如HBr/02和Cl化學之等離子體蝕刻來蝕刻。較佳是各溝槽具有與窄平行溝道50和54之寬度相同大小量級之深度。如圖7中所例示，溝槽用應力引發材料層90填充。該應力引發材 料可以是能夠生長於具有與矽之晶格常數不同之晶格常數之矽襯底上 之任何的假晶材料。二種並置(juxtaposed)之材料之晶格常數差異造成 於主材料(host material)中之應力。應力引發材料能夠是例如具有大約 10至30原子百分比之鍺之單晶矽鍺(SiGe)。較佳是應力引發材料藉由 選擇性生長製程而磊晶生長至與窄平行溝道50和54之寬度有相同大 小量級之厚度。以選擇性方式磊晶生長這些材料於矽主體上之方法為 已知，而於此處無須說明。例如，於SiGe之情況，SiGe具有較矽之晶 格常數為大之晶格常數和具有於電晶體溝道中之壓縮縱向應力。藉由 其本身，壓縮縱向應力增加溝道中電洞之移動率而因此增進P溝道 MOS電晶體之性能。然而，壓縮縱向應力減少於N溝道MOS電晶體 之溝道中電子之移動率。依照本發明之實施例，藉由減少P溝道MOS 電晶體32和N溝道MOS電晶體34 二者之溝道寬度，施加橫向伸張 應力到電晶體之溝道，而此種應力增加電子和電洞二者的移動率。對 於P溝道MOS電晶體，除了由壓縮縱向應力所引起之增加的電洞移動 率之外，伸張橫向應力亦增加多數載子電洞的移動率。對於N溝道MOS 電晶體，由橫向伸張應力所引起之電'子移動率之增加幫助補償由壓縮 縱向應力所引起之電子移動率之減少。因為由伸張應力所引起之電子 移動率之改進(該伸張應力則由埋置之應力弓I發材料所引起)，因此相同 的製程可以應用到P溝道電晶體和N溝道電晶體二者。因為相同的制 程能夠應用到二種電晶體，因此N溝道電晶體於蝕刻和選擇性生長步 驟期間不須被掩模，而因此總製程較簡單、更可靠、並因而較價廉。MOS電晶體之源極和漏極區域於選擇性磊晶生長期間能夠用導電 率決定雜質而被部分或完全地於原位(in-sku)摻雜。此外，於應力引發 材料生長於溝槽82、 84、 86、和88後，接著注入P型導電率決定離子 於溝槽82和84中之應力引發材料中以形成P溝道MOS電晶體32之 源極區域92和漏極區域94，如圖8中所示。相似情況，注入N型導 電率決定離子於溝槽86和88中之應力引發材料中以形成N溝道MOS 電晶體34之源極區域96和漏極區域98。能夠用已知的步驟(未顯示)，譬如沉積介電質材料層、蝕刻開口穿過介電質材料以暴露出源極和漏極區域之部分、和形成金屬化延伸穿過開口以電接觸源極和漏極區域，而完成受應力之MOS器件30。進一歩之層間介電質材料層、額外之互連金屬化層、等等亦可應用並圖 案化以達成所執行積體電路之適當的電路功能。雖然於本發明之上述詳細說明中已呈現了至少一個實施範例，但 是應該了解到存在有許多之變化。亦應該了解到實施範例或諸實施範 例僅是作實例用，而並不意欲限制本發明之範圍、應用性、或配置於 任何方式。而是，以上之詳細說明將提供熟悉此項技術者施行本發明 之實施範例或諸實施範例之方便的路途指引。應了解到在功能和元件 的配置上可以作各種之改變而不脫離本發明提出於所附申請專利範圍 中及其合法均等之範圍。
權利要求
1、一種在矽襯底(36)中和矽襯底(36)上製造受應力的MOS器件(30)的方法，包括下列步驟在該矽襯底(36)上形成柵極絕緣體層(60)；沉積柵極電極材料(62)層覆蓋於該柵極絕緣體層(60)上，並圖案化該柵極電極(66)材料層以形成具有相對側表面(72)的柵極電極；在該矽襯底中蝕刻第一溝槽(82)和第二溝槽(84)，該第一溝槽和該第二溝槽間隔開並自行對準於該柵極電極的該相對側表面；在該第一溝槽(82)和該第二溝槽(84)中選擇性地生長應力引發材料(90)層；離子注入導電率決定雜質離子進入於該第一溝槽(82)中的該應力引發材料(90)以形成源極區域(92)，以及進入於該第二溝槽(84)中的該應力引發材料(90)以形成漏極區域(94)；以及在該矽襯底中界定多個平行溝道區域(50)在該柵極電極(66)下方延伸於該源極區域(92)與該漏極區域(94)之間。
2、 如權利要求l所述的方法，其中該選擇性地生長步驟包括外延 生長包括半導體材料的層的步驟，該半導體材料具有的晶格常數大於 矽的晶格常數。
3、 如權利要求1所述的方法，其中，界定多個平行溝道區域(50) 的該步驟包括形成多個間隔開的淺溝4曹隔離區域(52)從該源極區域(92)延伸至該漏極區域(94)的步驟。
4、 一種在矽襯底(36)中和矽襯底(36)上製造受應力的MOS 器件(30)的方法，包括下列各步驟在該矽襯底中形成隔離結構(42)以界定第一區域(44)和第 二區域(46);在該矽襯底中該第一區域(44)中形成第一多個平行隔離結構(52)，以界定多個P溝道(50);在該矽襯底中該第二區域(46)中形成第二多個平行隔離結構 (56)，以界定多個N溝道(54);形成具有第一相對側(72)的第一柵極電極(66)覆蓋於該多 個P溝道上，和具有第二相對側(.96)的第二柵極電極(68)覆蓋 於該第二多個N溝道上；蝕刻第一溝槽(82)和第二溝槽(84)進入該矽表面並與該第 一柵極電極(66)的該第一相對側(72)之間隔開，該第一溝槽和 第二溝槽與該多個P溝道(50)相交；蝕刻第三溝槽(86)和第四溝槽(88)進入該矽表面並與該第 二柵極電極(68)的該第二相對側(76)之間隔開，該第三溝槽和 第四溝槽與該多個N溝道(54)相交；選擇性地生長應力引發材料(90)於該第一溝槽(82)和第二 溝槽(84)中和於該第三溝槽(86)和第四溝槽(88)中；離子注入P型導電率決定雜質離子進入該第一溝槽(82)中的 該應力引發材料(90)以形成P型源極區域(92)，和進入該第二溝 槽(84)中的該應力引發材料(90)以形成P型漏極區域(94);以 及離子注入N型導電率決定雜質離子進入該第三溝槽(86)中的 該應力引發材料(90)以形成N型源極區域(96)，和進入該第四溝 槽(88)中的該應力引發材料以形成N型漏極區域(98)。
5、 如權利要求4所述的方法，其中，選擇性地生長應力引發材料 (90)的該步驟包括外延生長SiGe層的步驟。
6、 一種在半導體襯底(36)中和半導體襯底(36)上製造受應力 的MOS器件(30)的方法，包括下列步驟在該半導體襯底中和半導體襯底上形成多個平行的MOS晶體 管，該多個平行的MOS電晶體具有共同源極區域(92)、共同漏極 區域(94)、和共同柵極電極(66);在該半導體襯底中該共同源極區域(92)中蝕刻第一溝槽(82)，和在該共同漏極區域(94)中蝕刻第二溝槽(84);以及選擇性地生長晶格與在該第一溝槽中和在該第二溝槽中的該半 導體襯底不匹配的應力引發半導體材料(90)。
7、 如權利要求6所述的方法，其中，形成多個平行的MOS晶體 管的步驟包括形成各具有預定寬度的溝道(50)的多個平行的MOS晶 體管的步驟。
8、 如權利要求7所述的方法，其中，該選擇性地生長步驟包括選 擇性地生長具有厚度與該預定寬度的量級相同的半導體材料(90)層 的步驟。
9、 如權利要求6所述的方法，其中，該選擇性地生長步驟包括外 延生長包括SiGe的層的步驟。
10、 如權利要求6所述的方法，其中，形成多個平行的MOS晶體 管的該步驟包括下列步驟.-形成淺溝槽隔離結構(42)以界定有源區域(44);以及 將該有源區域(44)劃分成共同源極區域(82)、共同漏極區域 (84)、和多個平行的溝道區域(50)。
全文摘要
本發明提供製造受應力的MOS器件(stressed MOS device)(30)的方法。該方法包括在半導體襯底(36)中和上形成複數個平行之MOS電晶體之步驟。平行MOS電晶體具有共同源極(92)區域、共同漏極(94)區域、和共同柵極電極(gate electrode)(66)。第一溝槽(82)蝕刻入襯底於共同源極區域，和第二溝槽(84)蝕刻入襯底於共同漏極區域。選擇性地生長具有與半導體襯底不匹配之晶格(crystal lattice)之應力引發(stress inducing)半導體材料(90)於第一和第二溝槽中。應力引發材料之生長產生在MOS器件溝道(50)中之壓縮(compressive)縱向應力和伸張(tensile)橫向應力，其增強P溝道MOS電晶體之驅動電流。由壓縮應力成分所引起之N溝道MOS電晶體之驅動電流的減少系由伸張應力成分所補償(offset)。
文檔編號H01L21/336GK101233605SQ200680027636
公開日2008年7月30日 申請日期2006年7月20日 優先權日2005年7月27日
發明者A·蘇丹, I·佩多斯, M·M·佩萊拉 申請人:先進微裝置公司