一種基於dsp的高階調製信號發生器的製造方法
2023-09-24 12:20:50
一種基於dsp的高階調製信號發生器的製造方法
【專利摘要】本實用新型公開了一種基於DSP的高階調製信號發生器，包括DSP處理模塊、時鐘模塊、SDRAM模塊、CPLD模塊、D/A轉換模塊和輸出模塊；其中，時鐘模塊、CPLD模塊、SDRAM模塊分別與DSP處理模塊連接，CPLD模塊與時鐘模塊連接，SDRAM模塊、CPLD模塊、D/A轉換模塊、輸出模塊依次順序連接。還包括串口通信模塊和上位機，其中上位機通過串口通信模塊與DSP處理模塊連接，串口通信模塊與時鐘模塊連接。本實用新型具有抗幹擾能力強、穩定性好、熱插拔、即插即用、易擴展、高速傳輸、人機互動等特點。
【專利說明】一種基於DSP的高階調製信號發生器
【技術領域】
[0001]本實用新型涉及信號發生器，特別是一種基於DSP的高階調製信號發生器。
【背景技術】
[0002]信號發生器在生產實踐和科技領域中有著廣泛的應用，傳統的低階數字調製信號發生器存在許多不足:頻譜利用率低、傳輸帶寬外輻射嚴重、抗幹擾性能差等。隨著科技的發展，人們之間的通信越來越頻繁，對數據傳輸的需求量逐步增加，對傳輸速率的要求越來越高。在高速數據傳輸通信系統中，提高頻帶利用率最有效的方法就是提高調製階數，然而隨著階數的增加使得信號抗幹擾能力下降。
[0003]目前，大多數信號發生器都是採用微控制單元和直接數字頻率合成單元(MicroControl Unit + Direct Digital Synthesizer, MCU+DDS,)的形式設計，這樣的設計人機互動不方便而且不靈活。用FPGA設計的信號發生器具有靈活的頻率控制和極快的頻率切換速度，但僅使用FPGA進行高階調製信號設計，由於其沒有指令系統，同樣能力有限，而且實時性也不好，硬體開發周期長，不易擴展。如何克服現有技術的不足已成為現有信號發生器領域亟待解決的重點難題。
【發明內容】
[0004]本實用新型所要解決的技術問題是克服現有技術的不足，而提供一種基於DSP的高階調製信號發生器，本實用新型抗幹擾能力強、穩定性好、硬體電路易於實現、結構簡單且成本低。
[0005]本實用新型為解決上述技術問題採用以下技術方案:
[0006]根據本實用新型提出的一種基於DSP的高階調製信號發生器，包括DSP處理模塊、時鐘模塊、SDRAM模塊、CPLD模塊、D/Α轉換模塊和輸出模塊；
[0007]其中，時鐘模塊、CPLD模塊、SDRAM模塊分別與DSP處理模塊連接，CPLD模塊與時鐘模塊連接，SDRAM模塊、CPLD模塊、D/Α轉換模塊、輸出模塊依次順序連接。
[0008]作為本實用新型的一種基於DSP的高階調製信號發生器的進一步優化的方案，還包括串口通信模塊和上位機，其中上位機通過串口通信模塊與DSP處理模塊連接，串口通信模塊與時鐘模塊連接。
[0009]作為本實用新型的一種基於DSP的高階調製信號發生器的進一步優化的方案，所述時鐘模塊包括有源晶振、第一晶振和第二晶振；其中有源晶振與CPLD模塊連接，第一晶振與DSP處理模塊連接，第二晶振與串口通信模塊連接。
[0010]作為本實用新型的一種基於DSP的高階調製信號發生器的進一步優化的方案，所述有源晶振為50MHz的有源晶振，第一晶振和第_■晶振均為12MHz的晶振。
[0011]作為本實用新型的一種基於DSP的高階調製信號發生器的進一步優化的方案，所述D/Α轉換模塊包括D/Α數模轉換晶片、放大電路、電壓反轉電路；其中D/Α數模轉換晶片輸出接放大電路，電壓反轉電路為放大電路提供參考電壓。
[0012]作為本實用新型的一種基於DSP的高階調製信號發生器的進一步優化的方案，所述D/Α數模轉換晶片的型號為DAC900E，放大電路採用型號為0PA690的運放晶片，電壓反轉電路採用型號為TPS60403的晶片。
[0013]作為本實用新型的一種基於DSP的高階調製信號發生器的進一步優化的方案，所述串口通信模塊包括異步傳輸標準接口 RS-232、MAX232單電源電平轉換晶片和TL16C550異步通信晶片，異步傳輸標準接口 RS-232通過MAX232單電源電平轉換晶片接入TL16C550異步通信晶片。
[0014]作為本實用新型的一種基於DSP的高階調製信號發生器的進一步優化的方案，所述CPLD模塊採用Altera公司的EMP240T100C5晶片，DSP處理模塊採用TI公司的TMS320VC5509 晶片，SDRAM 模塊採用 HY57V561620 晶片。
[0015]作為本實用新型的一種基於DSP的高階調製信號發生器的進一步優化的方案，所述上位機為PC機。
[0016]本實用新型採用以上技術方案與現有技術相比，具有以下技術效果:本實用新型的載波是通過CPLD晶片EPM240T100C5設計直接頻率合成模塊，將一個周期的正弦信號的相位值存儲到SDRAM模塊中，這樣避免了由外部輸入造成的誤差和幹擾而且硬體電路結構變得更加簡單；DSP處理模塊讀取SDRAM模塊中的數據進行數位訊號調製處理，DSP處理模塊將調製後的數位訊號數據寫入SDRAM模塊中，同時通過串口通信模塊發送給上位機在界面上顯示星座圖和波形圖以觀測數位訊號的效果；CPLD模塊將調製後的基帶數位訊號進行上變頻並通過D/Α轉換模塊輸出，本實用新型能實時發送64QAM、64QPSK、128QAM、256QAM，抗幹擾能力強、穩定性好、研發周期短且硬體電路易於實現；本實用新型兼具熱插拔、即插即用、易擴展、高速傳輸、人機互動、結構簡單且成本低等特點。
【專利附圖】
【附圖說明】
[0017]圖1為本實用新型的結構圖。
[0018]圖2為本實用新型的整體架構示意圖。
[0019]圖3為CPLD模塊中的電路圖，(a)為EMP240T100C5晶片的引腳圖，(b)為CPLD模塊的JTAG 口。
[0020]圖4為CPLD時鐘模塊電路圖。
[0021 ] 圖5為TMS320VC5509晶片的引腳圖。
[0022]圖6為DSP時鐘模塊電路圖。
[0023]圖7為DSP復位電路電路圖。
[0024]圖8為HY57V561620晶片的引腳圖。
[0025]圖9為DAC900E D/Α數模轉換晶片電路圖。
[0026]圖10為串口通信模塊電路圖:(a)是9引腳的異步傳輸標準接口 RS-232，(b)是美信(MAXM)公司為RS-232標準串口設計的單電源電平轉換晶片MAX232，(c)是串口通信模塊的晶振電路，(d)是使用SC16C550B晶片的通用異步接收/發送器(UART)。
[0027]圖11為電源模塊:(a)是系統電源模塊，(b)是給放大器提供參考電壓的電源模塊。
【具體實施方式】
[0028]下面結合附圖對本實用新型的技術方案做進一步的詳細說明:
[0029]一種基於DSP的高階調製信號發生器，包括DSP處理模塊、時鐘模塊、SDRAM模塊、CPLD模塊、D/Α轉換模塊和輸出模塊；其中，時鐘模塊、CPLD模塊、SDRAM模塊分別與DSP處理模塊連接，CPLD模塊與時鐘模塊連接，SDRAM模塊、CPLD模塊、D/Α轉換模塊、輸出模塊依次順序連接。還包括串口通信模塊和上位機，其中上位機通過串口通信模塊與DSP處理模塊連接，串口通信模塊與時鐘模塊連接。
[0030]時鐘模塊包括有源晶振、第一晶振和第二晶振；其中有源晶振與CPLD模塊連接，第一晶振與DSP處理模塊連接，第二晶振與串口通信模塊連接。有源晶振為50MHz的有源晶振，第一晶振和第二晶振均為12MHz的晶振。D/Α轉換模塊包括D/Α數模轉換晶片、放大電路、電壓反轉電路；其中D/Α數模轉換晶片輸出接放大電路，電壓反轉電路為放大電路提供參考電壓。D/Α數模轉換晶片的型號為DAC900E，放大電路採用型號為0PA690的運放晶片，電壓反轉電路採用型號為TPS60403的晶片。串口通信模塊包括異步傳輸標準接口RS-232.MAX232單電源電平轉換晶片和TL16C550異步通信晶片，異步傳輸標準接口 RS-232通過MAX232單電源電平轉換晶片接入TL16C550異步通信晶片。CPLD模塊採用Altera公司的EMP240T100C5晶片。DSP處理模塊採用TI公司的TMS320VC5509晶片。SDRAM模塊採用HY57V561620晶片。上位機為PC機。
[0031]如圖1所示為本實用新型的一種基於DSP的高階調製信號發生器，包括:時鐘模塊、DSP處理模塊、CPLD模塊、SDRAM模塊、串口通信模塊、D/Α轉換模塊以及上位機模塊。其中，時鐘模塊分三塊，分別為DSP處理模塊、CPLD模塊以及串口模塊提供時鐘源；CPLD模塊包含上變頻、DSP的I/O引腳擴展以及對D/Α轉換模塊的控制；D/A轉換模塊包含DAC900ED/Α數模轉換晶片，放大電路採用0PA690晶片，電壓反轉電路採用TPS60403晶片；串口通信模塊包含9引腳的異步傳輸標準接口 RS-232以及美信(MAXIM)公司為RS-232標準串口設計的單電源電平轉換晶片MAX232以及通用異步接收/發送器(UART)。上位機為PC機。
[0032]圖2為本實用新型的整體架構示意圖，為實現高階數位訊號的調製，採用CPLD模塊設計直接頻率合成模塊(DDS)，DDS產生的正弦相位值存儲到SDRAM模塊中，DSP晶片的數據線和地址線與CPLD晶片相連，在CPLD模塊中通過地址解碼的方式擴展DSP處理模塊的I/O引腳，以及將與CPLD模塊相連的外部器件設置成DSP處理模塊的寄存器形式。DSP處理模塊讀取SDRAM模塊中的正弦相位，作為調製處理中的載波，調製後的基帶信號發送給CPLD模塊，在CPLD模塊中進行上變頻，並輸送給D/Α轉換模塊通過BNC接口接到示波器上，以實時觀察結果。DSP處理模塊同時也將調製後的數字基帶信號通過串口通信模塊發送給PC機，在PC機上顯示波形圖和星座圖。本實用新型的DSP處理模塊讀取SDRAM模塊中的數據進行數字調製處理，該數字調製處理是採用常規現有方法，在本實施例當中不再敘說本領域人員均熟知的此處理方法，這個數字調製處理方法本身不屬於實用新型保護客體，該方法為本領域普通技術人員不需要花費創造性勞動即可獲知的技術，本實用新型的各個模塊各自是現有技術硬體模塊。本實用新型保護的是利用現有模塊設計成高階數位訊號發生器，這種模塊間組合關係及連接關係，不涉及軟體的內容，故仍屬於實用新型的保護客體。
[0033]圖3為CPLD模塊中的電路圖，Ca)為EMP240T100C5晶片的引腳圖，(b)為CPLD模塊的JTAG 口。圖3中的(a)中EMP240T100C5晶片的第I腳連接圖10中的(d)所示SC16C550B晶片的第11引腳即片選引腳CS2，EMP240T100C5晶片的第3腳連接SC16C550B的第23引腳即發送準備引腳TXRDY，EMP240T100C5晶片的第5腳接SC16C550B晶片的第35引腳即復位引腳RESET, EMP240T100C5晶片的第9、13、31、45、59、63、80、93引腳接+3.3V的數字電源，EMP240T100C5 晶片的第 10、11、32、46、60、65、79、92 腳接數字地，EMP240T100C5晶片的第12腳接圖4所示CPLD時鐘電路有源晶振的3腳，EMP240T100C5晶片的第17腳連接SC16C550B晶片的第29腳即接收準備引腳RXRDY，EMP240T100C5晶片的第19、21、23弓丨腳分別接SC16C550B晶片的第26、27、28腳即A2、A1、A0引腳，EMP240T100C5晶片的第25、28、29、30引腳接圖3中的(b)所示CPLD模塊的JTAG 口，EMP240T100C5晶片的第26、27引腳接SC16C550B晶片9、16腳即讀片選1R和寫片選1ff, EMP240T100C5晶片的第36、39、40、41、42、43、47、48、49、50 分別接圖 9 所示 DAC900ED/A 數模轉換晶片的 1、2、3、4、5、6、7、
8、9、10引腳即數據引腳，EMP240T100C5晶片的第38腳接DAC900ED/A數模轉換晶片的第28腳即數模轉晶片的時鐘引腳，EMP240T100C5晶片的第68、69、70、71、72、73、74、75引腳接圖5所示TMS320VC5509A晶片的55、54、52、51、50、48、47、46引腳即DSP的低8位地址線，EMP240T100C5 晶片的第 77、78、81、82 引腳分別接TMS320VC5509A晶片的 21、22、23、25 引腳即CE空間片選引腳，EMP240T100C5晶片的第83、84、85、86、87引腳分別接TMS320VC5509A晶片的15、16、17、19、20腳即時鐘輸出引腳0^0^\異步就緒引腳41?￥、異步輸出使能4(?、異步寫選通引腳AWE、異步讀選通引腳ARE，EMP240T100C5晶片的第88、89、90、91、92、95、96,97 腳接 TMS320VC5509A 晶片的 57、58、59、61、62、63、65、66 引腳即數據引腳。
[0034]圖4為CPLD的時鐘模塊電路，採用的是50MHz的有源晶振，其中I腳懸空，2腳接地，三腳接EPM240T100C5晶片的第12引腳，4腳接+3.3V數字電源。
[0035]圖5 為 TMS320VC5509A 晶片的引腳圖，TMS320VC5509A 晶片的第 85、82、81、86、84,79,80 引腳接 JTAG 口，以連接 PC 下載程序；TMS320VC5509A 晶片的第 93、94、96、97、99、91為TMS320VC5509A的外部中斷，其中91腳是復位引腳；TMS320VC5509A晶片的第12、10、
9、143、142、141、6引腳是 TMS320VC5509A 的通用 I/O 接口即 GP100、GP1U GP102、GP103、GP104、GP105、GP106 ；TMS320VC5509A 晶片的第 101 腳是 XF ；TMS320VC5509A 晶片的第 3、4、2 為 TMS320VC5509A 的 USB 接口 ；TMS320VC5509A 晶片的第 105、106 是 TMS320VC5509A 內部自帶 10 位 Α/D 輸入引腳；TMS320VC5509A 晶片的第 18、29、41、68、78、83、95、118、132、30、53、87、110、109 為 DSP 的+1.8V 核電壓輸入引腳；TMS320VC5509A 晶片的第 1、7、11、33、36、37、45、60、64、73、92、100、102、113、114、115、122、138、144、103、108 引腳是 TMS320VC5509A晶片的數字地引腳；TMS320VC5509A 晶片的第 104、107、5、8、24、49、56、72、88、98、126、139引腳是TMS320VC5509A晶片的+3.3V數字電源引腳；TMS320VC5509A晶片的第137、135、136、134、131、133 引腳是 TMS320VC5509A 晶片的多通道緩衝串口 MCBSPO ；TMS320VC5509A晶片的第130、128、129、124、127、125引腳是TMS320VC5509A晶片的多通道緩衝串口MCBSPl ；TMS320VC5509A 晶片的第 123、130、121、116、119、117 引腳是 TMS320VC5509A 晶片的多通道緩衝串口 MCBSP2 ；TMS320VC5509A晶片的第89、90引腳是TMS320VC5509A的I2C接口 ；TMS320VC5509A晶片的第111、112是TMS320VC5509A晶片的實時時鐘引腳；TMS320VC5509A晶片的第140、15是TMS320VC5509A晶片的時鐘輸出弓丨腳和定時器輸出弓I腳；TMS320VC5509A晶片的第13、14為TMS320VC5509A晶片的時鐘輸入引腳由外部12HMz晶振電路提供；TMS320VC5509A 晶片的第 55、54、52、51、50、48、47、46、44、43、42、40、39、38引腳是TMS320VC5509A晶片的地址線，其中第55、54、52、51、50、48、47、46引腳接CPLD晶片EPM240T100C5 的第 68、69、70、71、72、73、74、75 引腳，TMS320VC5509A 晶片的第 55、54、52、51、50、48、47、46、44、43、42、40、39、38 接圖 8 所示 SDRAM 晶片 HY57V641620 的 23、24、25、26、29、30、31、32、33、34、35、20、21 引腳，其中 TMS320VC5509A 晶片的 55、54、52、51、50、48、47、46、44、43、42、40、39、38為地址線，39、38引腳是存儲器選擇引腳，第16、17、19、20、21、22、23、25、26、27、34、28、32、35、31 是 TMS320VC5509A 晶片的控制總線引腳，其中，第 16、17、19、20 為異步接口 AOE、AWE、ARE、ARDY，分別接 CPLD 晶片 EPM240T100C5 的第 83、84、85、86 引腳，TMS320VC5509A晶片的第21、22、23、25為TMS320VC5509A的CE空間片選引腳，接CPLD晶片EPM240T100C5 的第 77、78、81、82 引腳，第 21 引腳接 SDRAM 晶片 HY57V641620 的 19 引腳，TMS320VC5509A 晶片的第 26、27 引腳為 TMS320VC5509A 的 byte 使能引腳，TMS320VC5509A晶片的第34、28、32、35、31為SDRAM片選引腳，分別接SDRAM晶片HY57V641620的34、16、17、18、38 腳；TMS320VC5509A 晶片的第 57、58、59、61、62、63、65、66、67、69、70、71、74、75、76、77引腳是TMS320VC5509A晶片的數據引腳DO-D15，其低8位引腳分別接CPLD晶片EPM240T100C5 的第 97、96、95、92、91、90、89、88 引腳和串口模塊的 SC16C550B 晶片的 43、44、45、46、47、2、3、4 引腳。
[0036]圖6為DSP時鐘模塊電路圖，採用12M的晶振電路提供DSP處理模塊所需的時鐘信號，12M晶振兩端分別接TMS320VC5509A晶片的第13、14引腳，圖7為DSP復位電路，採用SP708R復位晶片，它包含一個上電復位模塊、一個看門狗定時器、一個供電失敗比較器以及一個手動復位輸入模塊。I腳接按鈕開關，3、4腳接地，2腳接電源，7腳接TMS320VC5509A晶片的第91腳。
[0037]圖8為HY57V561620晶片的引腳圖，SDRAM晶片是Hynix公司的HY57V641620晶片，它是4Μχ 16bit外部存儲器。其中HY57V641620晶片的第23、24、25、26、29、30、31、32、33、34、22、35、20、21 引腳為地址線，接 TMS320VC5509A 晶片的 54、52、51、50、48、47、46、44、43、42、35、40、39、38 引腳；HY57V641620 晶片的第 19、16、17、18、38 分別為片選引腳 CS，SDRAM寫使能引腳SDWE，SDRAM列選通引腳SDCAS，SDRAM行選通引腳SDRAS以及SDRAM的存儲器時鐘引腳CLKMEM ;HY57V641620晶片的第1、14、27、3、9、43、49引腳為SDRAM的+3.3V數字電源輸入引腳；HY57V641620晶片的第54、28、41、6、12、46、52引腳為SDRAM的數字地；HY57V641620 晶片的第 2、4、5、7、8、10、11、13、42、44、45、47、48、50、51、53 引腳接TMS320VC5509A 的數據總線引腳 57、58、59、61、62、63、65、66、67、69、70、71、74、75、76、77 引腳。
[0038]圖9為DAC900E D/Α數模轉換晶片電路圖，其中的D/Α轉換晶片採用的是1bit的高速數模轉換晶片DAC900E，運放電路採用的晶片是0PA690晶片。其中DAC900E晶片第1、2、3、4、5、6、7、8、9、10 為並行數據輸入引腳，接 CPLD 晶片 EPM240T100C5 的 36、39、40、41、42、43、47、48、49、50 ;DAC900E晶片的第28引腳為時鐘引腳，輸入時鐘用CPLD分頻得到，DAC900E晶片的時鐘輸入引腳為28腳接CPLD晶片EPM240T100C5的38腳；DAC900E晶片的第27腳接+3.3V數字電源；DAC900E晶片的第26腳接數字地；DAC900E晶片的第24腳為參考電壓，這裡接+5V模擬電壓；DAC900E晶片的第23、20、17引腳通過104貼片電容接地；DAC900E晶片第22、21為模擬信號輸出引腳，其中22引腳為正極性輸出接0PA690的第3腳，DAC900E晶片21為負極性輸出接0PA690的第2腳；0PA690晶片的2、3引腳為信號的輸入引腳，7腳為+5V電源供電；4腳為-5V電源供電；6腳為放大後的輸出信號，這裡能將DAC900E輸出的* IV的電壓放大到* 4V ;輸出的信號通過BNC接口可以連接到示波器上顯
/Jn ο
[0039]圖10為串口通信模塊電路，其中圖10中的(a)是9引腳的異步傳輸標準接口RS-232，用於連接發送和接收數據兩端；圖10中的(b)是美信(MAXM)公司為RS-232標準串口設計的單電源電平轉換晶片MAX232，用於電平轉換，圖10中的(c)是串口通信模塊的晶振電路，圖10中的(d)是通用異步接收/發送器(UART)，這裡使用的是SC16C550B晶片。其中RS232的第5針接數字地；第4針接MAX232的第8腳；第8針接MAX232的第7腳；第3針接MAX232的13腳；第2針接MAX232的第14腳；MAX232晶片的第1、3腳接104貼片電容;第4、5腳接104貼片電容；第13、8、14、7分別接RS232的第4、8、3、2針；第11、10、12、9腳接 SC16C550B 的第 8、7、32、38 腳；SC16C550 晶片的第 43、44、45、46、47、2、3、4 為數據引腳接 CPLD 晶片 EPM240T100C5 的 68、69、70、71、72、73、74、75 引腳?』第 19、16、35、26、27、28 分別接 CPLD 晶片 EPM240T100C5 的 5、19、21、23、26、27 引腳；第 15、16 引腳接 11.0592M 晶振的時鐘電路；第 29、23、30、11 接 CPLD 晶片 EPM240T100C5 的第 3、17、15、1 引腳；第 18、20、17,24引腳接+3.3V數字電源；第10、9接數字地。
[0040]圖11為電源模塊，圖11中的(a)是系統電源模塊，主要給整個系統提供電壓，其中主要分+3.3V數字電源採用SPXl 117-3.3V轉換晶片、+1.8V數字電源採用SPXl 117-1.8V轉換晶片、+3.3V模擬電源採用SPXl 117-3.3V轉換晶片、+5V模擬電壓；圖11中的(b)是給放大器提供參考電壓的電源模塊，由兩塊電壓反轉晶片TPS60403轉換的-5V模擬電壓；其中，電源的數字地和模擬地採用磁珠一點接地的方式相連。
[0041]以上實施例僅為說明本實用新型的技術思想，不能為此限定本實用新型的保護範圍，凡是按照本實用新型提出的技術思想，在技術方案基礎上所做的任何改動，均落入本實用新型保護範圍之內。
【權利要求】
1.一種基於DSP的高階調製信號發生器，其特徵在於，包括DSP處理模塊、時鐘模塊、SDRAM模塊、CPLD模塊、D/Α轉換模塊和輸出模塊； 其中，時鐘模塊、CPLD模塊、SDRAM模塊分別與DSP處理模塊連接，CPLD模塊與時鐘模塊連接，SDRAM模塊、CPLD模塊、D/Α轉換模塊、輸出模塊依次順序連接。
2.根據權利要求1所述的一種基於DSP的高階調製信號發生器，其特徵在於，還包括串口通信模塊和上位機，其中上位機通過串口通信模塊與DSP處理模塊連接，串口通信模塊與時鐘模塊連接。
3.根據權利要求1或2所述的一種基於DSP的高階調製信號發生器，其特徵在於，所述時鐘模塊包括有源晶振、第一晶振和第二晶振；其中有源晶振與CPLD模塊連接，第一晶振與DSP處理模塊連接，第二晶振與串口通信模塊連接。
4.根據權利要求3所述的一種基於DSP的高階調製信號發生器，其特徵在於，所述有源晶振為50MHz的有源晶振，第一晶振和第_■晶振均為12MHz的晶振。
5.根據權利要求1所述的一種基於DSP的高階調製信號發生器，其特徵在於，所述D/A轉換模塊包括D/Α數模轉換晶片、放大電路、電壓反轉電路；其中D/Α數模轉換晶片輸出接放大電路，電壓反轉電路為放大電路提供參考電壓。
6.根據權利要求5所述的一種基於DSP的高階調製信號發生器，其特徵在於，所述D/A數模轉換晶片的型號為DAC900E，放大電路採用型號為0PA690的運放晶片，電壓反轉電路採用型號為TPS60403的晶片。
7.根據權利要求2所述的一種基於DSP的高階調製信號發生器，其特徵在於，所述串口通信模塊包括異步傳輸標準接口 RS-232、MAX232單電源電平轉換晶片和TL16C550異步通信晶片，異步傳輸標準接口 RS-232通過MAX232單電源電平轉換晶片接入TL16C550異步通信晶片。
8.根據權利要求1所述的一種基於DSP的高階調製信號發生器，其特徵在於，所述CPLD模塊採用Altera公司的EMP240T100C5晶片，DSP處理模塊採用TI公司的TMS320VC5509 晶片，SDRAM 模塊採用 HY57V561620 晶片。
9.根據權利要求2所述的一種基於DSP的高階調製信號發生器，其特徵在於，所述上位機為PC機。
【文檔編號】G01R1/28GK203949948SQ201420323869
【公開日】2014年11月19日 申請日期:2014年6月17日 優先權日:2014年6月17日
【發明者】郭業才, 吳彬彬, 吳華鵬, 畢丞 申請人:南京信息工程大學