測試橋接電路的方法與裝置的製作方法
2023-09-24 00:11:55
專利名稱：測試橋接電路的方法與裝置的製作方法
技術領域：
本發明涉及一種測試集成電路的方法與裝置，特別涉及一種測試橋接電路的方法與系統。
背景技術：
計算機裝置已廣泛地應用於各種領域中，而隨著半導體製程的進步，中央處理器的運算速度也不斷地提升。然而，除了中央處理器外，計算機裝置中仍需設置其它計算機組件以使計算機裝置可正常地運作來執行不同的功能，舉例來說，計算機裝置中設置有用來暫存揮發性運算數據的內存，用來儲存非揮發性數據的硬碟，以及用來驅動顯示裝置的顯示卡等。此外，計算機裝置中亦設置有不同的總線來提供數據傳遞的信道，以便不同計算機組件之間可互相傳遞數據，舉例來說，硬碟是通過PCI總線來傳遞數據至其它計算機組件與接收其它計算機組件所輸出的數據，內存是通過內存總線來傳遞數據至外部計算機組件與接收外部計算機組件所輸出的數據，顯示卡是通過AGP總線來傳輸數據至外部計算機組件與接收外部計算機組件所輸出的數據，以及中央處理器則應用FSB總線來傳遞數據至外部計算機組件與接收外部計算機組件所輸出的數據。
如業界所已知，不同的總線是分別對應不同的技術規格，亦即不同的總線是運作於不同的操作時鐘。一般而言，已知PCI總線所使用的操作時鐘是對應66MHz，已知AGP總線所使用的操作時鐘是對應133MHz，已知內存總線所使用的操作時鐘可對應133MHz或200MHz，而已知FSB總線所使用的操作時鐘則可對應266MHz、400MHz或800MHz。所以，已知計算機裝置便必須使用橋接電路(例如北橋晶片組與南橋晶片組)來協調不同總線之間的數據交換，亦即對於橋接電路而言，其是用來將數據自一時鐘域(clock domain)傳遞至另一時鐘域。
一般而言，當一晶方(die)經由適當封裝(例如BGA封裝)而產生一集成電路後，該集成電路必須經由一測試程序來驗證其功能，亦即，在該集成電路出廠前，必須利用一測試電路來依據一測試文件(test vector)驅動該集成電路，然後讀取該集成電路的實際輸出數據來判斷該集成電路是否可正確地運作。然而，由於上述橋接電路是用來在不同時鐘域傳遞數據，因此即使橋接電路的實際運作正確無誤，橋接電路於測試時則可能因為不同時鐘信號之間造成的時序問題而被視為不良的組件，亦即上述測試程序會產生錯誤的判斷結果。
請參閱圖1，圖1為已知橋接電路的操作時序圖。假設一橋接電路是設計用來將一高操作時鐘CLK1(例如200MHz)驅動的總線(例如FSB總線)所傳送的數據傳遞至一低操作時鐘CLK2(例如133MHz)所驅動的總線(例如AGP總線)，此時操作時鐘CLK1與操作時鐘CLK2是對應一頻率比2∶3。此外，已知橋接電路是應用觸發器(flip-flop)來儲存與輸出數據，舉例來說，操作時鐘CLK1的上升緣(rising edge)會觸發一第一觸發器來取樣(sample)FSB總線所輸入的測試數據，並將測試數據傳遞至一第二觸發器，而另一操作時鐘CLK2的下降緣(falling edge)則觸發該第二觸發器來取樣該第一觸發器所輸出的測試數據，並進一步地輸出測試數據。
如業界所已知，測試程序是應用橋接電路實際運作時所使用的操作時鐘CLK1、CLK2來測試橋接電路的運作，如圖1所示，在時間T1時，操作時鐘CLK1產生一上升緣，因此橋接電路的第一觸發器便會取樣FSB總線所輸入的測試數據，而在時間T2後，橋接電路的第一觸發器便會保持先前所取樣的測試數據。接著，在時間T3時，操作時鐘CLK2產生一下降緣，因此橋接電路的第二觸發器便會取樣第一觸發器所保持的測試數據，並輸出該測試數據。請注意，在時間T5時，操作時鐘CLK1產生一上升緣，因此橋接電路的第一觸發器便會取樣FSB總線所輸入的測試數據，然而，操作時鐘CLK2隨即在時間T6便產生一下降緣，由在時間T5、T6的時間間隔極短，亦即第一觸發器所輸出的測試數據便可能無法對第二觸發器提供足夠的設定時間(setup time)以使橋接電路可實時取得正確的測試數據，因此橋接電路最後便可能無法通過測試程序。雖然在執行測試時，橋接電路在時間T6時無法順利地將數據自一時鐘域取樣並傳輸至另一時鐘域，然而如業界所知，橋接電路在實際運作時，橋接電路在時間T6後會重新對先前未完成傳送的數據自一時鐘域取樣並傳輸至另一時鐘域，換句話說，上述無法通過測試的橋接電路在實際應用上仍可正確地運作，但是，上述橋接電路在測試時卻會因為不同時鐘信號所造成的的時序問題而被視為不良組件。
此外，上述問題亦會發生在橋接電路將一低操作時鐘CLK2(例如133MHz)所驅動的總線(例如AGP總線)所傳送的數據傳遞至一高操作時鐘CLK1(例如200MHz)所驅動的總線(例如FSB總線)時，此時，操作時鐘CLK1與操作時鐘CLK2是對應一頻率比2∶3。如前所述，已知橋接電路是應用觸發器來儲存與輸出數據，舉例來說，操作時鐘CLK2的上升緣會觸發一第一觸發器來取樣AGP總線所輸入的測試數據，並將測試數據傳遞至一第二觸發器，而另一操作時鐘CLK1的下降緣則會觸發該第二觸發器來取樣該第一觸發器所輸出的測試數據，並進一步地輸出測試數據至FSB總線。
請參閱圖1，在時間T1時，操作時鐘CLK2產生一上升緣，因此橋接電路的第一觸發器便會取樣AGP總線所輸入的測試數據，而當操作時鐘CLK1在時間T2產生一下降緣後，橋接電路的第二觸發器便會取樣第一觸發器所取樣的測試數據，並輸出該測試數據。請注意，在時間T4時，操作時鐘CLK1、CLK2分別產生一下降緣與一上升緣，因此第二觸發器便可能無法順利地取樣到正確數據而使橋接電路無法通過測試。同樣地，上述橋接電路在實際運用上是可正確運作，亦即雖然橋接電路在時間T4時無法順利地將數據自一時鐘域取樣並傳輸至另一時鐘域，然而如業界所知，在時間T4後，橋接電路會重新對先前未完成傳送的數據自一時鐘域取樣並傳輸至另一時鐘域，然而，橋接電路在測試時卻會因為不同時鐘信號所造成的的時序問題而無法通過測試。
發明內容
因此本發明是提供一種測試橋接電路的方法與裝置，以解決上述問題。
根據本發明，其是揭露一種測試橋接電路的方法，該橋接電路是用來將數據自一第一時鐘域(first clock domain)傳遞至一第二時鐘域(secondclock domain)，該橋接電路包含有對應該第一時鐘域的第一轉換單元以及對應該第二時鐘域的第二轉換單元，該方法包含有下列步驟(a)輸入一第一測試時鐘至該第一轉換單元以在該第一測試時鐘的第一時鐘邊緣觸發該第一轉換單元將一測試數據傳遞至該第二轉換單元，以及輸入一第二測試時鐘至該第二轉換單元以在該第二測試時鐘的第二時鐘邊緣觸發該第二轉換單元輸出一輸出數據，其中，該第一測試時鐘的頻率是該第二測試時鐘的頻率的偶數倍；以及(b)控制該第二測試時鐘的第一時鐘邊緣未同步於該第一測試時鐘的第一時鐘邊緣。
圖1為已知橋接電路的操作時序圖。
圖2為本發明第一種測試系統的示意圖。
圖3為圖2所示的測試時鐘的時序圖。
圖4為本發明第二種測試系統的示意圖。
附圖符號說明10、30測試系統12、32測試電路14、34橋接電路16、36控制模塊18、20、38、40時鐘產生模塊22、24、42、44轉換單元26、28、46、48觸發器具體實施方式
請參閱圖2，圖2為本發明第一種測試系統10的示意圖。測試系統10包含有一測試電路12以及一橋接電路14，測試電路12可以是一測試儀器，而橋接電路14則是待測的集成電路。本實施例中，測試電路12包含有一控制模塊16以及兩時鐘產生模塊18、20，而橋接電路14中則設置有兩轉換單元22、24。控制模塊16是用來控制兩時鐘產生模塊18、20的運作，而兩時鐘產生模塊18、20是分別用來產生不同頻率的測試時鐘CLK』1與CLK』2，其中測試時鐘CLK』1的頻率是為測試時鐘CLK』2的頻率的偶數倍，舉例來說，若橋接電路14是用來將數據自FSB總線(例如，其實際操作時鐘為200MHz)傳輸至PCI總線(例如，其實際操作時鐘為66MHz)，因此對橋接電路14進行測試時，測試時鐘CLK』1與測試時鐘CLK』2的頻率比便設定為4∶1，舉例來說，測試時鐘CLK』1的頻率為266MHz，而測試時鐘CLK』2的頻率則為66MHz。此外，本實施例中，控制模塊16會驅動兩時鐘產生模塊18、20以控制測試時鐘CLK』1的上升緣(rising edge)與測試時鐘CLK』2的上升緣不同步，而其目的在後詳述。
本實施例中，轉換單元22包含有一觸發器(flip-flop)26，且觸發器26是為一上升緣觸發電路，其中測試時鐘CLK』1是輸入觸發器26的時鐘端CK，而一測試數據DATAt則輸入觸發器26的數據輸入端D。同樣地，轉換單元24亦包含有一觸發器28，且觸發器28是為一下降緣觸發電路，其中測試時鐘CLK』2是輸入觸發器28的時鐘端CK，而觸發器26的數據輸出端Q則電連接於觸發器28的數據輸入端D，此外，觸發器28的數據輸出端Q則用來輸出一輸出數據DATAo。明顯地，轉換單元22、24是分別對應不同的時鐘域，亦即在進行測試時，轉換單元22是由測試時鐘CLK』1所驅動，而轉換單元24則由另一測試時鐘CLK』2所驅動。請注意，為了便於說明，在圖1中僅顯示一觸發器26與一相對應的觸發器28，然而觸發器26的數據輸入端D僅對應橋接電路14的一輸入端，亦即若橋接電路14包含有多個輸入端，則轉換單元24實際上應包含有多個觸發器26，分別對應橋接電路14的多個輸入端，且轉換單元24亦應包含有多個相對應觸發器28。此外，測試電路12在測試時是依據一測試文件(test vector)來驅動橋接電路14以傳送上述測試數據DATAt。
請參閱圖3，圖3為圖2所示的測試時鐘CLK』1、CLK』2的時序圖。如上所述，本實施例中測試時鐘CLK』1與測試時鐘CLK』2的頻率比是為4∶1，另如圖3所示，控制模塊16是控制時鐘產生模塊18、20以使測試時鐘CLK』2的上升緣同步於測試時鐘CLK』1的下降緣。所以，在時間T1時，測試時鐘CLK』1產生一上升緣，因此測試時鐘CLK』1便開始觸發觸發器26對測試數據DATAt進行取樣，並自觸發器26的數據輸出端Q輸出所取樣的測試數據DATAt。然後，測試時鐘CLK』2在時間T2產生一下降緣，因此測試時鐘CLK』2便開始觸發觸發器28對觸發器26的數據輸出端Q輸出的信號進行取樣，並自觸發器28的數據輸出端Q輸出所得到的輸出數據DATAo。本實施例中，由在時間T1、T2之間的時間差是對應測試時鐘CLK』1的一半周期，所以在測試時鐘CLK』2在時間T2觸發觸發器28前，觸發器26便可有足夠的時間自其數據輸出端Q輸出信號至觸發器28的數據輸入端D，亦即可滿足觸發器28所需的設定時間以使觸發器28在時間T2時可正確地對觸發器26的輸出信號進行取樣，所以輸出數據DATAo便會與測試數據DATAt相同，因此轉換單元22、24的正確運作便可使橋接電路14可通過測試。所以，本實施例是經由測試時鐘CLK』1與測試時鐘CLK』2的適當頻率設定，以及控制測試時鐘CLK』1的上升緣同步於測試時鐘CLK』2的下降緣，因此便可消除不同步時鐘信號所對應的時序問題對測試橋接電路14所造成的幹擾，亦即可大幅降低測試程序產生誤判的機率。
請參閱圖4，圖4為本發明第二種測試系統30的示意圖。測試系統30包含有一測試電路32以及一橋接電路34，測試電路32可以是一測試儀器，而橋接電路34則是待測的集成電路。本實施例中，測試電路32包含有一控制模塊36以及兩時鐘產生模塊38、40，而橋接電路34中則設置有兩轉換單元42、44，其中轉換單元42、44分別設置有觸發器46、48。圖4所示的測試系統30與圖2所示的測試系統10的同名組件具有相同的功能與運作，因此在此不再重複贅述，而測試系統10、30兩者主要的不同點在於觸發器46、48此時均為上升緣觸發電路，此外，觸發器46是由時鐘產生模塊20所產生的測試時鐘CLK』2所驅動，以及觸發器48則時鐘產生模塊18所產生的測試時鐘CLK』1所驅動。同樣地，本實施例中，控制模塊16會驅動兩時鐘產生模塊18、20以控制測試時鐘CLK』1的上升緣(rising edge)與測試時鐘CLK』2的上升緣不同步。
圖2所示的橋接電路14是用來將一高操作時鐘所驅動的總線(例如FSB總線)所傳送的數據傳遞至一低操作時鐘所驅動的總線(例如AGP總線)，然而，本實施例的橋接電路34則用來將一低操作時鐘所驅動的總線(例如AGP總線)所傳送的數據傳遞至一高操作時鐘所驅動的總線(例如FSB總線)。同樣地，測試系統30的運作是受測試時鐘CLK』1、CLK』2所控制，因此，為了說明測試系統30的運作，請參閱圖3所示的時序圖。
如前所述，本實施例中測試時鐘CLK』1與測試時鐘CLK』2的頻率比是為4∶1，另如圖3所示，控制模塊16是控制時鐘產生模塊18、20以使測試時鐘CLK』2的上升緣同步於測試時鐘CLK』1的下降緣。在時間T3時，測試時鐘CLK』2產生一上升緣，因此測試時鐘CLK』2便開始觸發觸發器46對測試數據DATAt進行取樣，並自觸發器46的數據輸出端Q輸出所取樣的測試數據DATAt。然後，測試時鐘CLK』1在時間T4產生一上升緣，因此測試時鐘CLK』1便開始觸發觸發器48對觸發器46的數據輸出端Q輸出的信號進行取樣，並自觸發器48的數據輸出端Q輸出所得到的輸出數據DATAo。本實施例中，由在時間T3、T4之間的時間差是對應測試時鐘CLK』1的一半周期，所以在測試時鐘CLK』1在時間T4觸發觸發器48前，觸發器46便可有足夠的時間自其數據輸出端Q輸出信號至觸發器24的數據輸入端D，亦即可滿足觸發器48所需的設定時間以使觸發器48在時間T4後可正確地對觸發器46的輸出信號進行取樣，所以輸出數據DATAo便會與測試數據DATAt相同，因此轉換單元42、44的正確運作便可使橋接電路34順利地通過測試。所以，本實施例是經由測試時鐘CLK』1與測試時鐘CLK』2的適當頻率設定，以及控制測試時鐘CLK』1的上升緣同步於測試時鐘CLK』2的下降緣，因此便可消除不同步時鐘信號所對應的時序問題對測試橋接電路34所造成的幹擾，亦即可大幅降低測試程序產生誤判的機率。
相較於已知技術，本發明測試橋接電路的方法與系統並非使用橋接電路的實際操作時鐘來進行測試，已知橋接電路實際處理的兩不同時鐘信號會因為對應非偶數倍的頻率關係而造成影響測試結果的時序問題，因此，本發明測試橋接電路的方法與系統是應用對應偶數倍的頻率關係的兩測試時鐘來測試橋接電路的運作，此外，本發明測試橋接電路的方法與系統另微調兩測試時鐘之間的同步關係，亦即控制一具有較低頻率的測試時鐘的上升緣同步於一具有較高頻率的測試時鐘的下降緣，因此便可達到消除上述時序問題對測試程序所造成的幹擾。
以上所述僅為本發明的較佳實施例，凡依本發明申請專利範圍所做的均等變化與修飾，皆應屬本發明專利的涵蓋範圍。
權利要求
1.一種測試橋接電路的方法，用以將數據至一第一時鐘域傳送至一第二時鐘域，該方法包括有輸入一第一測試時鐘以及一第二測試時鐘，其中，該第一測試時鐘頻率為該第二測試時鐘頻率的偶數倍；當該第一測試時鐘在第一邊緣觸發時，取樣一第一數據並輸出該第一數據成為一第二數據；當該第二測試時鐘在第二邊緣觸發時，取樣該第二數據並輸出該第二數據；其中，控制該第二測試時鐘的第一邊緣不同步於該第一測試時鐘的第一邊緣。
2.如權利要求1所述的測試橋接電路的方法，其中，更包含控制該第一測試時鐘的第二邊緣同步於該第二測試時鐘的第一邊緣以及控制該第一測試時鐘的第二邊緣同步於該第二測試時鐘的第二邊緣。
3.一種測試橋接電路的方法，用以將數據至一第一時鐘域傳送至一第二時鐘域，該方法包括有輸入一第一測試時鐘以及一第二測試時鐘，其中，該第二測試時鐘頻率為該第一測試時鐘頻率的偶數倍；當該第一測試時鐘在第一邊緣觸發時，取樣一第一數據並輸出該第一數據成為一第二數據；當該第二測試時鐘在第一邊緣觸發時，取樣該第二數據並輸出該第二數據；其中，控制該第二測試時鐘的第一邊緣不同步於該第一測試時鐘的第一邊緣。
4.如權利要求3所述的測試橋接電路的方法，其中，更包含控制該第一測試時鐘的第二邊緣同步於該第二測試時鐘的第一邊緣以及控制該第一測試時鐘的第二邊緣同步於該第二測試時鐘的第二邊緣。
5.一種測試系統，包括有一測試電路，用以分別產生一第一測試時鐘以及一第二測試時鐘，並控制該第一測試時鐘的第一邊緣不同於該第二測試時鐘的第一邊緣；以及一橋接電路，聯結至該測試電路，包含有多個第一轉換單元以及多個第二轉換單元，用以分別根據該第一測試時鐘以及該第二測試時鐘的控制，取樣並輸出一數據，其中，該第一轉換單元的輸出會輸入至該第二轉換單元的輸入端。
6.如權利要求5所述的測試系統，其中，該第一轉換單元接受該第一測試時鐘的控制，而該第二轉換單元接受該第二測試時鐘的控制，且其中該第一測試時鐘頻率為該第二測試時鐘頻率的偶數倍。
7.如權利要求6所述的測試系統，其中，當該第一測試時鐘的第一邊緣觸發時，該第一轉換單元取樣一第一數據並輸出一第二數據至該第二轉換單元，且其中當該第二測試時鐘的第二邊緣觸發時，該第二轉換單元取樣該第二數據並輸出該數據。
8.如權利要求7所述的測試系統，其中，該第一轉換單元接受該第二測試時鐘的控制，而該第二轉換單元接受該第一測試時鐘的控制。
9.如權利要求5所述的測試系統，其中，當該第二測試時鐘的第一邊緣觸發時，該第一轉換單元取樣一第一數據並輸出一第二數據至該第二轉換單元，且其中該第二測試時鐘頻率為該第一測試時鐘頻率的偶數倍。
10.如權利要求9所述的測試系統，其中，當該第一測試時鐘的第一邊緣觸發時，該第二轉換單元取樣該第二數據並輸出該數據。
11.如權利要求5所述的測試系統，其中，該控制測試模塊控制該第一測試時鐘的第二邊緣同步於該第二測試時鐘的第一邊緣以及該控制測試模塊控制該第一測試時鐘的第二邊緣同步於該第二測試時鐘的第二邊緣。
12.如權利要求5所述的測試系統，其中，該測試電路包含有一控制模塊，用以控制該第一測試時鐘的第一邊緣不同不於該第二測試時鐘的第一邊緣；一第一時鐘產生模塊，連結至該控制模塊，用以產生該第一測試時鐘；以及一第二時鐘產生模塊，連結至該控制模塊，用以產生該第二測試時鐘。
全文摘要
本發明涉及一種測試橋接電路的方法與裝置，該方法包含有輸入一第一測試時鐘至一第一轉換單元以在該第一測試時鐘的上升緣觸發該第一轉換單元，將一測試數據傳遞至一第二轉換單元，輸入一第二測試時鐘至該第二轉換單元以在該第二測試時鐘的下降緣觸發該第二轉換單元輸出一輸出數據，以及控制該第二測試時鐘的上升緣未同步於該第一測試時鐘的上升緣。此外，該第一測試時鐘的頻率是該第二測試時鐘的頻率的偶數倍。
文檔編號G01R31/317GK1570660SQ20041007854
公開日2005年1月26日 申請日期2004年9月9日 優先權日2003年10月21日
發明者葉碧雲, 吳勝宗, 賴瑾 申請人:威盛電子股份有限公司