低功率模量分頻級的製作方法

2023-09-23 11:52:40 3

專利名稱：低功率模量分頻級的製作方法
技術領域：
本公開實施例涉及多模量分頻器(MMD)，尤其涉及減小MMD的模量 分頻級(MDS)中的功耗。
背景信息
蜂窩電話內的接收機和發射機電路典型地包括一個或多個本機振蕩器。本 機振蕩器的功能是輸出選定頻率的信號。蜂窩電話中的這種本機振蕩器可例如 包括鎖相環(PLL)，該鎖相環從晶體振蕩器接收穩定但相對較低的頻率信號 (例如，20MHz)並生成選定的相對較高頻率(例如，900MHz)的輸出信號。 PLL的反饋環路包括接收高頻信號並將其劃分以獲得低頻信號的分頻器，該低 頻信號具有與來自晶體振蕩器的信號相同的相位和頻率。 一類在此被稱為"多
模量分頻器"的分頻器常常被用來實現分頻器。由於分頻器的高頻操作，該分 頻器的電路會消耗不合意的大量功率。用於減小由本機振蕩器中的分頻器消耗 的功率量的技術和方法是合需的。
概要
一種多模量分頻器(MMD)按除數值DV將輸入信號SIN分頻以生成輸 出信號SOUT。MMD包括連結在一起以形成MMD的多個模量分頻級(MDS)。 每個MDS (除最後的MDS)接收來自鏈中下一MDS的反饋模量控制信號。每個MDS還接收模量除數控制信號S。如果針對特定MDS的模量除數控制信號S具有第一邏輯值，則該MDS在二分頻模式下操作，否則該MDS在三分頻下操作。
每個MDS包括第一級和第二級。根據第一新穎方面，應認識到，第一級的輸出在MDS在二分頻模式下操作時不跳變。為了減小MDS的功耗，使第一級在二分頻模式期間斷電。
根據第二新穎方面，應認識到，第一級在三分頻模式操作期間的功能是檢測反饋模量控制信號並在恰當時間將時鐘抑制控制脈衝提供至第二級的控制輸入引線上，以便促使第二級執行三分頻操作。在MMD的典型操作中，處於三分頻模式下的MDS級實際上僅偶爾執行三分頻操作。相應地，根據第二新穎方面通過在MDS處於三分頻模式下且第二級正在執行二分頻操作時使第一級掉電來保存功率。
一種根據一個新穎方面的方法涉及以下三個步驟(a)-(c): (a)使用模量分頻級(MDS)來將輸入信號三分頻。MDS可控制成將輸入信號二分頻或三分頻，並且包括第一級和第二級。(b)在不使MDS的第二級掉電的情況下，使MDS的第一級掉電。(c)在步驟(b)的掉電之後，在第一級處於掉電時使用MDS來將輸入信號二分頻。在該方法的一個示例中，第一級在MDS進行二分頻時無需通電。MDS處於三分頻模式下，其中MDS由模量控制信號來控制成或者二分頻或者三分頻。當預期三分頻操作時，將第一級上電，並且隨後在三分頻操作期間保持通電。在完成三分頻操作之後，使第一級掉電以使其在後續二分頻操作期間處於掉電狀態。
前述是概要並因此按需包含對細節的簡化、普適化和省略，本領域技術人
員將領會，本概要僅是示例性的而非意在以任何方式進行限制。如僅由權利要
求限定的本文所描述的設備和/或過程的其它方面、發明特徵和優勢在本文所闡述的非限制性詳細描述中將變得顯而易見。
附圖簡述


圖1是根據一個新穎方面的移動通信設備(在此示例中為蜂窩電話)的簡圖。圖2是圖1的移動通信設備內的RF收發機集成電路的示圖。
圖3是圖2的RF收發機集成電路中的本機振蕩器的示圖。圖4是圖3的本機振蕩器的分頻器的示圖。該分頻器是多模量分頻器CMMD) c
圖5是圖4的MMD的輸入緩衝器141的示圖。圖6是圖4的MMD的輸出同步器149的簡圖。
圖7闡述了指示S[6:0]應當為什麼值以便使圖4的七級MMD將被合意除數整除的等式。
圖8是圖4的MMD的一個MDS的框圖。
圖9是圖解了圖8的MDS可如何操作以將輸入信號SINBUF 二分頻的示圖。
圖10是圖解了圖9的MDS的操作中的信號的波形圖。圖11是圖解了圖8的MDS可如何操作以將輸入信號SINBUF三分頻的示圖。
圖12是圖解了圖11的MDS的操作中的信號的波形圖。圖13是表示在圖4的MMD的第一MDS 142在三分頻模式中操作時輸入信號FMC1和SINBUF以及輸出信號Ql和Q2B的波形的示圖。圖14是圖4的MMD的MDS 142的詳細電晶體級電路圖。圖15是圖解圖14的MDS在二分頻模式中的操作的簡化波形圖。圖16是圖解圖14的MDS在三分頻模式中的操作的簡化波形圖。圖17是圖14的MDS在二分頻模式中的操作的詳細波形圖。圖18是圖14的MDS在三分頻模式中的操作的詳細波形圖。圖19是根據一個新穎方面的方法的流程圖。
詳細描述
圖1是根據一個新穎方面的移動通信設備100的簡圖。在此情形中，移動通信設備100是蜂窩電話。蜂窩電話100包括天線101和若干集成電路，這些集成電路包括新穎射頻(RF)收發機集成電路102和數字基帶集成電路103。數字基帶集成電路103主要包括數字電路且包括數字處理器。數字基帶集成電路103的示例是可從高通公司購買到的MSM6280。新穎RF收發機集成電路102包括用於處理模擬信號的電路。
圖2是圖1的RF收發機集成電路102的更詳細示圖。接收機"信號鏈"104包括低噪聲放大器(LNA)模塊105、混頻器106、和基帶濾波器107。當在GSM (全球移動通信系統)模式下進行接收時，天線101上的信號通過射頻二極體開關108並接著通過路徑109、通過SAW IIO並進入LNA 105。當在CDMA
(碼分多址)模式下進行接收時，天線101的信號通過射頻二極體開關108、通過雙工器111、以及通過路徑112、並進入LNA 105。在所有模式下，LNA 105放大高頻信號。本機振蕩器(LO) 113向混頻器106提供適當頻率的本機振蕩器信號，以使得接收機被調諧成接收恰當頻率的信號。混頻器106將高頻信號向下解調至低頻信號。通過基帶濾波107來過濾掉非希望高頻噪聲。基帶濾波器107的模擬輸出被提供給數字基帶集成電路103中的模數轉換器(ADC)114。ADC 114模擬信號數位化成數字信息，後者在隨後由數字基帶集成電路103中的數字處理器進一步處理。
發射機"信號鏈"115包括基帶濾波器115、混頻器117和功率放大器模塊118。要傳送的數字信息由數字基帶集成電路103中的數模轉換器(DAC) 119轉換成模擬信號。結果模擬信號被提供給RF收發機集成電路102中的基帶濾波器116。基帶濾波器116過濾掉非希望高頻噪聲。混頻器117將基帶濾波器116的輸出調製到高頻載波上。本機振蕩器(LO) 120向混頻器117提供本機振蕩信號，以使得高頻載波具有要使用的信道的正確頻率。混頻器117的高頻輸出在隨後由功率放大器模塊118來放大。當在GSM模式下進行傳送時，功率放大器模塊118輸出信號經由路徑121、通過射頻二極體開關108併到達天線101上。當在CDMA模式下傳送時，功率放大器模塊118經由路徑122向雙工器lll輸出信號。信號通過雙工器lll、通過射頻二極體開關108、併到達天線101。允許非雙工(例如，GSM)以及雙工(例如，CDMA1X)通信這兩者的雙工器111和射頻二極體開關108的使用是常規的。圖2的具體電路僅是一個可能實現，其在此給出是為了示例性的目的。
在以下結合接收機中本機振蕩器(LO) 113的操作來解釋本機振蕩器113和120的操作。圖3是本機振蕩器113的更詳細示圖。本機振蕩器113包括晶體振蕩器信號源123和分數分頻鎖相環(PLL) 124。在本示例中，晶體振蕩器信號源123是去往外部晶體振蕩器模塊的連接。替換地，晶體振蕩器信號源是置於RF收發機集成電路102上的振蕩器，其中晶體外置於集成電路102但是經由集成電路102的端子附連到振蕩器。
PLL124包括檢相器(PD) 125、電荷泵126、環路濾波器127、壓控振蕩器(VCO) 128、信號調節輸出分頻器129和新穎分頻器130 (有時稱為"環路分頻器")。分頻器130接收第一較高頻率F1的分頻器輸入信號SIN，用除數D對信號進行分頻，並輸出第二較低頻率F2的分頻器輸出信號SOUT。經過分頻器130的多個計數循環，當PLL被鎖定時，F2=F1/D。當鎖定時，SOUT信號的頻率F2和相位與從晶體振蕩器信號源123提供的基準時鐘信號的頻率和相位相匹配。
分頻器130包括新穎多模量分頻器(MMD) 131、加法器132和cj-A調製器133。分頻器134在一計數循環中將輸入節點134上的分頻器輸入輸入信號SIN除以值DV，並在輸出節點135上生成分頻器輸出信號SOUT。值DV是加法器132的第一數字輸入埠 136上的第一數字值與加法器132的第二數字輸入埠 137上的第二數字值之和。(J-A調製器133隨時間改變第二數字輸入埠 137上的值，以使得經過MMD的多個計數循環F2二F1/D。
多模量分頻器的高層描述
圖4是圖3的MMD131的更詳細示圖。MMD131包括輸入緩衝器141、7個多模量分頻級(MDS級)142-148、以及輸出同步器149。前三個MDS級142-144是在電流型邏輯(CML)中實現的。後四個MDS級145-148是在互補金屬氧化物半導體(CMOS)邏輯中實現的。逆變器150-153將CMOS邏輯信號和電平逆轉和轉換成成CML邏輯信號和電平。圖4的每個MDS級可二分頻或三分頻，這取決於模量除數控制信號S和反饋模量控制信號FMC的值。字母FMC在此代表"反饋模量控制"。整體MMD131被其等分的除數值DV是根據7個S模量除數控制信號S [6:0]來確定的。
圖5是圖4的輸入緩衝器的更詳細框圖。兩個反相器的每一個是用CML邏輯來實現的。儘管信號線被示為單個信號線，但是所例示的信號線的每一個
11實際上表示兩個物理信號線。用在CML邏輯中的信號是差分信號。
圖6是圖4的輸出同步器149的更詳細示圖。輸出同步器149利用自定時 技術來在輸出節點135上生成MMD輸出信號SOUT。在常規同步器(有時稱 為"重定時電路")中，傳入MMD的高速MMD輸入信號通常是用於同步MMD 輸出信號以減少MMD輸出信號中的抖動的信號。使用這樣的一種高速信號來 進行同步導致同步器消耗大量功率。在一個有益方面，認識到，圖4中的模量 控制信號MC1B是低抖動信號，該抖動信號在合意輸出信號SOUT應當跳變 時跳變為邏輯高。然而，低抖動模量控制信號MC1B不具有合意SOUT信號 的50/50工作周期。(信號MC1是圖4中的導線155上的信號MC1B的邏輯 反。)應當認識到，通過邏輯組合MDS輸出信號01-07的一個或多個，在合 意信號SOUT的前半周期期間生成保持邏輯低的信號是可能的，並且在大致處 於合意信號SOUT的周期的中間第一次跳變至邏輯高。相應地，在圖6的實施 例中，模量控制信號MC1被施加到觸發器154的低電平有效置位輸入引線(SB) 以置位觸發器154。低抖動信號MC1從邏輯高到邏輯低的跳變在合意時間異 步地將信號SOUT設為邏輯高。塊156表示組合邏輯。在本示例中，06是在 合意SOUT信號的前半周期為邏輯低並在隨後轉為邏輯高的信號。06信號(在 此實施例中，通過塊156)從邏輯低到邏輯高的跳變用於時鐘控制觸發器154， 由此時鐘輸入數字邏輯低。為來自觸發器154的輸出的結果信號SOUT是具有 合意頻率並具有大致為50/50的工作周期的合意信號。SOUT的上升沿相對於 MMD輸入信號具有低抖動。在同步時不使用高速MMD輸入信號(SINBUF)， 由此與常規同步器相比，降低了功耗。與使用MC1來置位觸發器154不同， 可使用模量控制信號MC2、MC3或MC4中的相對應的一者。MC2具有比MC1 低的頻率內容，但是相對於SINBUF具有更多的抖動。使用低頻內容信號MC2 來置位觸發器154將降低同步器中的功耗，但是將導致信號SOUT具有更多抖 動。在一個新穎方面，圖6的電路允許具有功耗與抖動權衡，並且可針對對 MMD施行的特定應用來選擇最佳折衷。
圖7闡述了指示模量除數控制信號S[6:0]應當為什麼以便使MMD 131被 合意除數值DV等分的等式。例如，如果MMD 131將被除數值181等分，則 S[6:0]應當為
。
12MDS級的高層描述
圖8是圖4的MMD 134的第一 MDS級142的簡圖。第一 MDS級142 具有表示其它MDS級143-148的結構的結構。第一 MDS 142包括第一級157 和第二級158。第一級157包括D類型觸發器159、 OR (或)門160、 NOR (或 非)門161、以及反相器150。圖8的OR門160、 NOR門161、和反相器150 是與圖4的相同的OR門160、 NOR門161和反相器150。如以下進一步詳細 描述的，門160和161的功能可被結合到觸發器159的電路中，其中觸發器159 是CML觸發器。
第二級158包括D類型觸發器162和NOR門163。如以下進一步詳細描 述的，門163的功能可被結合到觸發器162的電路中，其中觸發器162是CML 觸發器。MDS級142在輸入引線I 164和165上接收輸入信號SINBUF，並在 輸出引線O 166和167上輸出輸出信號01。輸入引線168是用於接收來自第 二 MDS級143的反饋模量控制信號FMCl的輸入引線。輸入引線169是用於 接收模量除數控制信號S
的輸入引線，該模量除數控制信號S
決定MDS 142將處於"二分頻式"還是"三分頻"下。輸入引線170和171被用來接收用於 對觸發器159斷電或上電的信號，如以下進一步詳細解釋的。在操作中，如果 模量除數控制信號S
是數字邏輯低，則MDS級142處於二分頻模式下。另 一方面，如果模量除數控制信號S
是數字邏輯高，則MDS級142處於三分 頻模式下。在三分頻模式中，取決於觸發器162的狀態和反饋模量控制信號 FMC1的邏輯電平，MDS 142進行二分頻或三分頻。如果反饋模量控制信號 FMC1和從觸發器162輸出的Q2B信號兩者具有數字邏輯低電平，則MDS 142 在輸入信號SINBUF的下三個周期期間進行三分頻。如果反饋模量控制信號 FMC1和從觸發器162輸出的Q2B信號兩者不全是數字邏輯低電平，則級142 進行二分頻。
圖9是圖解了在模量除數控制信號S
是數字邏輯低電平的情況下MDS 級142如何二分頻的電路圖。如果S
是數字邏輯低，則不管任何其它信號值， NOR門161都輸出數字邏輯低。NOR門161由此將數字邏輯低輸出到觸發器 159的D輸入引線上。由於觸發器159被時鐘控制，因此D輸入引線上的數字邏輯低被重複時鐘輸入到觸發器159，以使得從觸發器159輸出的Ql信號保
持在數字邏輯低電平上。數字邏輯低值由此保留在NOR門163的上部輸入引 線172上，如圖9中NOR門163的上部輸入引線172上由"0"所指示的。相應 地，觸發器162輸出的Q信號由此通過NOR門163的下部輸入引線173、通 過NOR門163傳回到觸發器162的D輸入引線。此信號路徑在圖9中由虛線 174來指示。因為觸發器162的Q輸出通過NOR門163耦合至觸發器162的 D輸入引線，所以反饋環路反向且觸發器162操作成翻轉觸發器。第二級158 的觸發器162由此翻轉輸入引線164和165上的輸入信號並將其二分頻，並且 將結果信號輸出到輸出引線166和167上。與之相反，第一級157的觸發器159 不改變狀態並且僅在NOR門163的上部輸入引線172上保持數字邏輯低值。
圖IO是示出了圖14的MDS級142在二分頻模式中的操作的簡化波形圖。 如以上所解釋的，從第一級的觸發器159輸出的Q1信號不改變狀態。第二級 的觸發器162翻轉以將SINBUF信號二分頻。
圖11是圖解了在模量除數控制信號S
是數字邏輯高電平的情況下MDS 142如何將輸入引線164和165上的輸入信號SINBUF三分頻的電路圖。最初， 假定觸發器159被設成存儲數字邏輯低狀態，並假定觸發器162被設成存儲數 字邏輯高狀態。信號Ql由此是數字邏輯低值，而信號Q2是數字邏輯高值。 最初，還假定反饋控制信號FMC1是數字邏輯低電平。因為S[O]是數字邏輯高 值、因為FMC1是數字邏輯低值、以及因為從觸發器162輸出的Q2B信號是 數字邏輯低電平，所以NOR門161將數字邏輯高電平輸出到觸發器159的D 輸入引線上。因為由觸發器159輸出的Ql信號是數字邏輯低值，所以NOR 門163將由觸發器162輸出的信號Q2的值反相。相應地，在時鐘控制觸發器 的SINBUF的下一上升沿上，第一級的觸發器159時鐘輸入數字邏輯高值，以 使得信號Q1變成數字邏輯高值。同時，觸發器162時鐘輸入數字邏輯低值， 以使得信號Q2變成數字邏輯低值以及使得信號Q2B變成數字邏輯高值。
在時鐘沿之後，信號Q2B是數字邏輯高電平。NOR門160由此輸出數字 邏輯高值，並且NOR門161輸出數字邏輯低值。在時鐘信號SINBUF的下一 上升沿上，觸發器159時鐘輸入此數字邏輯低值。信號Q1由此跳變至數字邏 輯低電平。在時鐘信號的此上升沿之前，在觸發器162的D輸入上呈現數字邏
14輯低。在時鐘信號SINBUF的上升沿上，觸發器162繼續將信號Q2驅動至數 字低。信號Q2B保持數字邏輯高值。因此看到第二級158的觸發器162的翻 轉被有效中止，並且從觸發器162輸出的信號Q2B在兩個SINBUF周期內保 持在數字邏輯高值上。
在時鐘信號的此上升沿之後，由觸發器159輸出的Ql信號處於數字邏輯 低。NOR門163再次起到將信號Q2反相以及將Q2的經反相版本提供到觸發 器162的D輸入引線上的作用。Q2信號具有數字邏輯低邏輯電平。相應地， 在時鐘信號SINBUF的下一上升沿上，觸發器162重新開始翻轉，以使得信號 Q2跳變至數字邏輯高值。計數周期由此重複，因為Q1現在是數字邏輯低值， 且Q2B是數字邏輯低值。由此應當認識到，NOR門163的上部輸入引線172 是第二級158的"控制輸入引線"，其意義在於此控制輸入引線上的數字邏輯低 電平信號允許觸發器162翻轉，然而當Q2信號是數字邏輯低值時，此控制信 號輸入引線上的數字邏輯高電平中止翻轉操作，並在SINBUF的下一上升沿之 後使Q2信號保持在數字邏輯低值上。
圖12是示出了 S
=1而FMC&0時MDS級142的操作的簡化波形圖。 輸入引線164上輸入信號SINBUF的周期是輸出引線166上輸出信號Q2B的 周期的三倍。
注意在圖ll的操作示例中，反饋模量控制信號FMC1具有數字邏輯低 值。在另一方面，如果反饋模量控制信號FMC1具有數字邏輯高值，則無論其 它信號S
和Q2B的值如何，由NOR門161輸出的信號都將是數字邏輯低值。 如果FMC1是數字邏輯高值，則觸發器159將時鐘輸入數字邏輯低值，觸發器 信號Ql將是數字邏輯低值，且第二級158將操作成翻轉觸發器。相應地，反 饋模量控制信號FMC1為數字邏輯高值迫使MDS級142進行二分頻，而無論 S
的值如何。然而，如果反饋模量控制信號FMC1具有數字邏輯低值，則 MDS級取決於S[O]的值或者二分頻或者三分頻。
圖13是表示當圖4的MMD 131中的MDS級142在操作時輸入信號FMC1 和SINBUF以及輸出信號Ql和Q2B的波形的示圖。由於S
=1，因此MDS 級142是處於三分頻模式下。大部分時間，反饋控制信號FMC1是在數字邏輯 高值下，如所例示的。如可從圖ll中看到的，無論信號的值如何，OR門160輸出數字邏輯高值，而NOR門161輸出數字邏輯低值。由此，在觸發器159 的D輸入引線上呈現數字邏輯低值。此數字邏輯低值被時鐘輸入觸發器159， 並被呈現在NOR門163的上部輸入引線172上。NOR門163由此起到將信號 Q2反相以及將Q2的經反相版本呈現到觸發器162的D輸入引線上的作用。 第二級158由此充當翻轉觸發器。由第二級輸出的Q2B信號的周期是輸入時 鍾信號SINBUF的周期的兩倍。電路由此在大多數時間二分頻，而不用考慮 MDS級142是處於三分頻模式下這個事實。
如果反饋控制信號FMC1因MMD 131的更高MDS級的操作而被脈衝輸 入至數字邏輯低電平，如圖13中所指示的，則當信號Q2B處於數字邏輯低電 平下時，OR門160將輸出數字邏輯低值，並且數字邏輯低值將出現在NOR門 161的兩個輸入引線上。NOR門161將輸出數字邏輯高值。在時鐘信號 SINBUF的下一上升沿上，觸發器159時鐘輸入此數字邏輯高值。如以上結合 圖12所解釋的，這將數字邏輯高值置於NOR門163的上部輸入引線172上。 與第二級158的觸發器162進行翻轉不同，在SINBUF的下一上升沿上，邏輯 低值被時鐘輸入觸發器162。此數字邏輯低是與觸發器162在SINBUF的上升 沿之前的相同的狀態。相應地，觸發器162的翻轉被中止。然而，Ql信號不 向下跳變回數字邏輯低電平，因為Q2B在SINBUF的上升沿之前是數字邏輯 高電平。如圖13中所看到的，信號FMC1也向上跳變回數字邏輯值。在SINBUF 的下一上升沿上，第二級158的觸發器162重新開始翻轉，因為在NOR門163 的上部輸入引線172上呈現數字邏輯低。信號Q2由此跳變至數字邏輯高，且 信號Q2B跳變至數字邏輯低。相應地，脈衝輸入FMC1低導致MDS級142執 行三分頻操作，如圖13的波形中指示的。否則，MDS級142執行二分頻操作。 由於圖4的MMD電路生成反饋控制信號FMC1這種方式，MDS 142可僅周期 性地執行三分頻操作，即使MDS 142處於"三分頻模式"下亦是如此。
MDS級的低層電路描述 圖14是在CML邏輯中實現的MDS 142的更詳細電晶體級電路圖。虛線 157圍入圖8的第一級157的電晶體級結構。虛線158圍入圖8的第二級158 的電晶體級結構。圖8的OR門160、反相器150、和NOR門161的邏輯被構建到第一級157的觸發器的CML結構中。圖14的虛線175圈入此邏輯。節點 N1是第一級157的觸發器159的第一級的數據節點。節點N2是差分比較節點。 可令N溝道下拉電晶體M1、 M2和M3的任一個導電以下拉節點N1。如果這 些電晶體M1、 M2和M3都不導電，則上拉電阻器176使節點N1保持在數字 邏輯高值下。上拉電阻器177是用於差分比較節點N2的上拉電阻器。電晶體 M4的柵極上的偏壓VCM使節點N2偏置。如果節點Nl上的電壓低於差分比 較節點N2上的電壓，則觸發器的第一級被設成處於第一狀態下。另一方面， 如果節點Nl上的電壓高於差分比較節點N2上的電壓，則觸發器的第一級被 設成處於第二狀態下。虛線175內的結構由此是具有三個信號輸入——Q2B、 FMC1和S
的邏輯反——的連線NOR型結構。
圖8的NOR門163的邏輯被構建到第二級158的觸發器的CML結構中。 圖14的虛線178圈入此邏輯。N溝道電晶體M5和M6是可將節點N3下拉的 下拉電晶體。電阻器179是用於節點N3的上拉電阻器。偏壓VCM針對差分 比較節點N4而控制電晶體M7。電阻器180是用於差分比較節點N4的上拉電 阻器。如果節點N3上的電壓低於差分比較節點N4上的電壓，則觸發器的第 一級被設成處於第一狀態下。另一方面，如果節點N3上的電壓高於差分比較 節點N4上的電壓，則觸發器的第一級被設成處於第二狀態下。虛線178內的 結構由此是具有兩個信號輸入——Ql和Q2——的連線NOR型結構。
第一級157的觸發器159可被禁用，以使得觸發器不轉換狀態，由此減小 當觸發器被時鐘控制時該觸發器消耗的功率。有兩個P溝道電晶體181和182， 它們被置於從電源電壓VDD源導線向CML電路的各個上拉電阻器供應電流 的路徑中。如果信號CT和CTD (被延遲的CT)是數字邏輯高值，則這些晶 體管181和182是不導電的。如果電晶體181和182是不導電的，則電源電源 VDD導線183與觸發器電路斷開。
如果第一級157的觸發器將以這種方式來禁用和斷電，則不應當聽任第一 級157的輸出Ql浮置在一不確定值上。如果禁用信號CTD處於數字邏輯高， 則由此提供N溝道掉電電晶體184以將Q1輸出節點耦合至節點導線194。將 Ql輸出節點耦合至接地導線194使Q1信號在第一級157掉電期間保持在數字 邏輯低電平下。輸入引線185上的功率使能超馳信號SPEN是有源信號。如果SPEN是數 字邏輯高，則AND門186輸出數字邏輯低，由此導致2到1復用器187在其 上部數據輸入引線上選擇數字邏輯高值。此數字邏輯高值被反相器189反相， 以使得信號CT被迫使並保持在數字邏輯低電平下。這使第一級157保持在使 能和上電狀態，而不管其它控制信號S
和MC3的值如何。類似地，由復用 器187輸出的數字邏輯高值導致信號CTD被保持在數字邏輯低電平下。因此， SPEN被稱為"功率使能超馳信號"。
應當認識到，當MDS 142處於如以上結合圖9和10說明的"二分頻模式" 下時，MDS142的第一級157不跳變狀態。相反，由第一級157輸出的Q1信 號總是處於數字邏輯低電平，如圖10中所指示的。在一個新穎方面，如果MDS 142處於二分頻狀態下，且SPEN未被斷言(即，為數字邏輯低電平)，則第 一級157的觸發器被禁用並斷電。使掉電電晶體184導電，由此將期望數字邏 輯低值放至第一級157的Q1輸出引線上。發生這種情況，是因為如果S
是 數字邏輯低，則AND門186將數字邏輯低輸出到2到1復用器187的選擇輸 入引線上。復用器187由此將該復用器的上部數據輸入引線(標示為"0")耦 合至復用器輸出引線。因為SPEN是數字邏輯低，所以數字邏輯低值通過復用 器187，並被反相器189反相，以使得信號CT是數字邏輯高值。如果CT是 數字邏輯高值，則電晶體181是不導電的，而掉電電晶體184是導電的。類似 地，如果復用器187正輸出數字邏輯低，則NAND門190輸出數字邏輯電平 高，反相器191輸出數字邏輯電平低，而反相器192輸出數字邏輯電平高。相 應地，在信號CT使電晶體181不導電不久，信號CTD跳變至數字邏輯電平高， 並且使電晶體182不導電。由此以交錯方式將電源電壓VDD導線183從級157 的上拉電阻去耦合，以減小流入觸發器的電源電流的變化量值。當CT和CTD 是數字邏輯電平高值時，第一級157被禁用並斷電。
圖15是圖解當SPEN是數字邏輯低電平時MDS 142在二分頻模式 (S
=0)下的操作的簡化波形圖。信號CT和CTD是數字邏輯高電平。MDS 142的第一級157由此被禁用並斷電，即使第二級158保持通電並起到將 SINBUF輸入信號二分頻的作用亦是如此。
還應當認識到，當MDS 142的第一級157在"三分頻模式"(S
=1)下操作時，僅在開始三分頻模式時跳變狀態。如果MDS 142處於三分頻模式下，
但是不被控制成執行三分頻操作，則由觸發器159輸出的Ql信號保持在數字
邏輯低電平下。
圖16是圖解了在大多數時間內反饋控制信號FMC1不控制MDS 142來執 行三分頻操作的典型場合MDS 142在三分頻模式(S
=1)下的操作的簡化波 形圖。MDS 142由此在大多數時間內執行二分頻操作。第一級157的觸發器的 唯一功能是檢測信號FMC1何時為數字邏輯低電平，並將信號Ql的高脈衝斷 言至NOR門163的上部輸入引線172 (參看圖11)。如以上結合圖11和12 說明的，將數字邏輯高值斷言至NOR門163的上部輸入引線上導致NOR門 163將數字邏輯低值斷言至第二級的觸發器162的D輸入引線上。這導致第二 級的觸發器162在SINBUF的下一上升沿上時鐘輸入數字邏輯低值。結果是， 第二級的觸發器162被強迫使其Q2B輸出信號(01)在一個以上的時鐘周期 內保持在數字邏輯高值下，而不是在時鐘信號下一次跳變時將其Q2B輸出信 號翻轉至數字邏輯低值。響應於FMC1信號迫使第二級中止二分頻操作一個輸 入時鐘周期並在一個以上的時鐘信號內保持其狀態有時被稱為"時鐘抑制 (clock swallow) "。 Ql的高脈衝由此被稱為"時鐘抑制控制脈衝"，因為其導 致第二級158執行時鐘抑制操作。對發起時鐘抑制的低FMC1脈衝和"時鐘抑 制控制脈衝"的結果生成的檢測是第一級157的功能。
由於MMD331的MDS級的操作，模量控制信號MC3是在FMC1的低脈 衝之前跳變高若干時鐘周期內且在FMC1的低脈衝之後跳變回低若干時鐘周 期的信號。模量控制信號MC3由此被方便地用來將第一級157上電，以使得 第一級在FMC1的低脈衝被接收到第一級157上之前被通電且輸出適當低值的 信號Q1。當接收到FMC1的低脈衝時，現在通電的第一級157可檢測此低FMC1 脈衝，並且可生成Q1的時鐘抑制控制脈衝，如圖16中所例示的。僅在第一級 157己輸出信號Ql的時鐘抑制控制脈衝且第一級157已將Q1信號的值恢復到 數字邏輯低值之後——如圖16中所指示的，MC3信號才恢復到數字邏輯低值。 信號MC3的數字邏輯低電平還可被用於通過接通下拉電晶體184 (參見圖4) 來使斷電的第一級的Ql輸出保持在適當的數字邏輯低電平下。如果信號MC3 被用於控制第一級何時被通電，則(參看圖16的波形)第一級157將在其應
19當捕捉FMC1的低脈衝的時間之前被上電，其將在第一級157應當輸出Ql的 時鐘抑制脈衝的時間段期間保持通電，其將在第一級已將Q1的值恢復到數字 邏輯低電平之後不久掉電，並且由於電晶體184被接通，其在第一級斷電時將 使信號Q1的值保持在適當的數字邏輯低值。相應地，在一個新穎實施例中， 使信號CT和CTD變成MC3信號的邏輯反。
返回圖14，如果S[O]是數字邏輯高電平(三分頻模式)並且如果功率超 馳信號SPEN未被斷言(SPEN=0)，則AND門186輸出數字邏輯高值。2到 1復用器187的選擇輸入上的此數字邏輯高值導致復用器187選擇其下部數據 輸入引線。被提供到復用器187的下部數據輸入引線(標示為"r)的信號MC3 通過復用器187並被反相器189反相以生成信號CT。從復用器187輸出的信 號MC3通過延遲元件193和邏輯門190以及反相器191和192，以使得信號 CTD是信號CT的經延遲版本，如圖16中指示的。當信號CT和CTD是數字 邏輯低值時，第一級157的觸發器被通電。當信號CT和CTD是數字邏輯高值 時，第一級157的觸發器被斷電。通過使處於三分頻模式下的第一級157在第 一級157實際上正執行二分頻操作時斷電，減小了 MMD的功耗。
圖17是在圖14的MDS 142處於二分頻模式(S[O]是數字邏輯低)時MDS 142的操作的更詳細波形圖。功率使用超馳信號SPEN不被斷言。因為S
=0， 所以信號CT和CTD是數字邏輯高值。第一級157的觸發器被斷電，並且其 Ql輸出信號通過導電的掉電電晶體184被保持在接地電勢下。第二級158的 觸發器反覆翻轉，由此將輸入信號SINBUF 二分頻。注意輸出信號Q2B的 周期PI是輸入信號SINBUF的周期的兩倍。
圖18是當圖14的MDS級142處於三分頻模式(S
=1)下時MDS 142 級的操作的更詳細的波形圖。功率使能超馳信號SPEN不被斷言。在時間Tl 之前，模量控制信號MC3是數字邏輯低，由此導致信號CT和CTD具有數字 邏輯高值並使第一級保持掉電。標記為Ql的波形指示第一級157掉電的時間。 在時間T1，反饋模量控制信號MC3跳變為高。高值MC3通過復用器187和 反相器189 (參見圖14)，以使得信號CT從時間T2開始被強制為數字邏輯 低值。如標記為CT的波形中所指示的，信號電壓相對緩慢地斜坡下降。高值 MC3還通過延遲元件193、 NAND (與非)門190、反相器191和反相器192，以使得信號CTD從時間T3開始被強制成數字低值。信號Ql的電壓被認為在 到T4時增大至與適當數字邏輯低值相對應的電壓。第一級157被認為到時間 T4時被上電。接著，在圖18的波形中的大致時間486納秒處，反饋模量控制 信號FMC1脈衝輸入數字邏輯低值。圖14的電路的第一級157——其在此刻 被通電並起作用——在時間T5時鐘輸入此數字邏輯低值。結果是第一級157 的Ql輸出跳變至邏輯高值，由此生成"時鐘抑制控制脈衝"。圖18的Ql波形 中的標記"CML1"標示此數字邏輯高值。時鐘抑制控制脈衝導致第二級158在 下一SINBUF周期中止翻轉，並由此"抑制"SINBUF的一個時鐘周期。注意 與在時間T5之前繼續翻轉不同，第二級158的Q2B現在在一個附加SINBUF 時鐘周期內保持其數字邏輯高值。信號Q1的數字邏輯值恢復至數字邏輯低電 平。MDS級142從時間T5到時間T6的時間段P2是三個SINBUF時鐘周期。 繼在時間T6處終止的三分頻操作之後，第二級158返回到二分頻翻轉操作。 在時間T7，模量控制信號MC3跳變至數字邏輯低電平，由此導致CT和CTD 信號分別在到時間T8和T9時恢復至其數字邏輯高。當信號CT和CTD恢復 至其數字邏輯高值時，第一級157再次掉電，並且電阻器184再次導電，以使 得第一級的Ql輸出被保持在適當的數字邏輯低電平下。在利用圖14的MDS 架構的圖4的MMD的一個特定實施例中，如上所述地將CML MDS級的第一 級斷電導致MMD電源電流消耗減小百分之二十。這種電源電流消耗的減小是 在不使MMD的頻率解析度降級或危及MMD的低寄生噪聲性能的情況下實現 的。
圖19是根據一個新穎方面的方法的流程圖。模量分頻級(MDS)是可控 的，以便將輸入信號二分頻或三分頻。MDS具有第一級和第二級。圖14的 MDS是具有第一級和第二級的合適MDS的示例。最初，MDS被用於將輸入 信號三分頻(步驟200)。當MDS進行三分頻時，第一級和第二級兩者皆被 通電。接著，在不使第二級掉電的情況下使第一級掉電(步驟201)。在一個 示例中，MDS可在使第一級掉電期間將輸入信號二分頻。在掉電之後，MDS 被用於在第一級斷電時將輸入信號二分頻(步驟202)。繼MDS在第一級斷 電時已將輸入信號二分頻之後，MDS的第一級被上電(步驟203)。在一個示 例中，這種上電是在預計即將進行的三分頻操作將被MDS執行的情況下執行的。流程返回到步驟200，以使得MDS被用於將信號三分頻。
儘管出於指導目的描述了某些特定實施例，但是本專利文獻的示教具有普 遍應用性，並且不限於以上所描述的特定實施例。以上闡述的省電技術可被應
用於使用除CMOS和CML之外的其它邏輯架構的電路。可改變CML中實現 的圖4的MMD相對於CMOS的比例。在一個實施例中，緩衝器被置於MDS 144 的輸出與MDS145的輸入之間。相同類型的緩衝器被置於去往圖6的觸發器 154的SB輸入引線的MC1信號路徑中。此類緩衝器包括四個N溝道場效應晶 體管Ml-M4、兩個下拉電阻器Rl和R2、以及電容器Cl。 Ml和M2的漏極 被連接至VDD。 Ml的源極被連接至M4的柵極和M3的漏極。M2的源極被 連接至M3的柵極和M4的漏極。Rl被連接在M3的源極與大地之間。R2被 連接在M4的源極與大地之間。沒有上拉電阻器被耦合至M3和/或M4的柵極。 輸入緩衝器的信號，即輸入信號IN被提供至Ml的柵極。此輸入信號的反， 即輸入信號INB被提供至M2的柵極。電容器Cl的一端被耦合至M3的源極， 並且該端被耦合至M4的源極。緩衝器具有兩個輸出節點。輸出節點中的一者 是M1的源極。輸出節點中的另一者是M2的源極。這些節點經由導線LINE1 和LINE2直接耦合(並非電容性地耦合)至被驅動的負載。在一個示例中， LINE1被直接連接至負載中N溝道電晶體M5的柵極。LINE2被直接連接至負 載中N溝道電晶體M6的柵極。與電容性地耦合至其負載的常規CML驅動器 相比，以上公開的緩衝器直接連接(D.C.(直流)耦合)至負載。緩衝器自動 偏置負載的工作點。M5的柵極上的D.C.偏壓被自偏成約略為M4的柵極-源極 電壓與R2上的電壓降的總和。由於這種偏置，因此緩衝器和負載的偏置點是 相同的，並且緩衝器無需電容性地耦合至負載而是直接連接至負載。在其中驅 動器被電容性地耦合至其負載的常規CML驅動器中，較低頻率信號(例如， 頻率小於10兆赫的信號)難以通過電容性耦合的電容器。百分之九十的此類 信號被電路拒絕。因此對於此類低頻信號而言，負載中的信號強度很小。結果， 常規電路在此類低頻信號在電路操作期間要通過緩衝器的情形中可能不起作 用。在以上所描述的直接耦合的緩衝器中，低頻信號中更多的能量因直接緩衝 器/負載連接而被轉移至負載，並且緩衝器在具有低頻分量(例如，低至5千赫) 的信號在電路操作期間要通過緩衝器的情形中預計有用。通過免除常規緩衝器
22電路的電容器，整體電路的尺寸可被制更小，該尺寸是緩衝器與負載之間的連 接的長度。因為使得連接更短且更小，所以連接的寄生電容更少。節省了管芯 面積。因為緩衝器無需在電路操作期間驅動這些寄生電容，所以與常規緩衝器 相比，減小了功耗。
圖6的輸出同步器僅是在不使用高速MMD輸入信號的情況下進行同步的 輸出同步器的一個示例。在另一示例中，信號MC1和MC1B被提供至CML 鎖存器的置位或重置輸入引線。CML鎖存器的Q輸出引線被耦合至D型觸發 器的時鐘輸入引線。觸發器的D輸入被保持在數字邏輯低。圖4的06信號的 邏輯反被耦合至觸發器的異步置位輸入引線(SB) 。 SOUT被輸出到觸發器的 Q輸出引線上。除確切描述的電路之外，使用MC1生成合意信號SOUT的一 個邊沿並使用MDS輸出信號生成SOUT的下一邊沿的其它電路也可被使用。
因此，所描述的特定實施例的各個特徵的各種修改、改編和組合被實踐而 不背離以下所闡述的權利要求的範圍。
權利要求
1. 一種方法，包括(a)使用模量分頻級(MDS)來將輸入信號三分頻，其中所述MDS包括第一級和第二級，其中所述MDS可控制成將所述輸入信號二分頻或三分頻；(b)在不使所述MDS的所述第二級掉電的情況下，使所述MDS的所述第一級掉電；以及(c)在步驟(b)的所述掉電之後，在所述第一級處於掉電時使用所述MDS來將所述輸入信號二分頻。
2. 如權利要求l所述的方法，其特徵在於，所述步驟(a)的使用涉及 將反饋模量控制信號的脈衝接收到所述MDS中；以及 使用所述第一級來檢測所述反饋模量控制信號的所述脈衝並斷言時鐘抑制控制脈衝，所述時鐘抑制控制脈衝致使所述第二級中止由所述第二級執行的 翻轉操作。
3. 如權利要求2所述的方法，其特徵在於，所述第一級通過信號導線向 所述第二級提供所述時鐘抑制控制脈衝，其中所述時鐘抑制控制脈衝是第一數 字邏輯電平的脈衝，並且其中當使所述MDS的所述第一級掉電時，所述信號 導線被保持在第二數字邏輯電平。
4. 如權利要求3所述的方法，其特徵在於，當使所述MDS的所述第一級 掉電時，所述信號導線通過控制電晶體以將所述信號導線耦合至接地導線來保 持在所述第二數字邏輯電平。
5. 如權利要求2所述的方法，其特徵在於，還包括(d) 在所述步驟(c)的使用之後，將所述MDS的所述第一級上電並在隨後 重複步驟(a)。
6. 如權利要求5所述的方法，其特徵在於，所述步驟(d)中第一級的上電 是在所述後續步驟(a)中將所述輸入信號三分頻一個以上輸入信號周期以前開 始的。
7. 如權利要求l所述的方法，其特徵在於，所述MDS可在或者二分頻模 式或者三分頻模式中操作，其中在所述二分頻模式中，所述MDS將所述輸入信號二分頻，而不管反饋模量控制信號的值如何，其中在所述三分頻模式中， 取決於所述反饋模量控制信號的值，所述MDS將所述輸入信號或者二分頻或者三分頻，並且其中所述步驟(c)的二分頻是當所述MDS在所述二分頻模式下操作時執行的。
8. 如權利要求l所述的方法，其特徵在於，所述MDS可在或者二分頻模 式或者三分頻模式中操作，其中在所述二分頻模式中，所述MDS將所述輸入 信號二分頻，而不管反饋模量控制信號的值如何，其中在所述三分頻模式中， 取決於所述反饋模量控制信號的值，所述MDS將所述輸入信號或者二分頻或 者三分頻，並且其中所述步驟(c)的二分頻是當所述MDS在所述三分頻模式下 操作時執行的。
9. 如權利要求l所述的方法，其特徵在於，所述MDS是至少部分在電流 模式邏輯(CML)中實現的。
10. 如權利要求l所述的方法，其特徵在於，所述第一級包括適量的觸發 器電路和電源電壓導線，並且其中所述步驟(b)的掉電涉及將所述適量的觸發器 電路與所述電源電源導線去耦合。
11. 一種多模量分頻器，包括第一模量分頻級(MDS)，其將輸入時鐘信號或者二分頻或者三分頻， 並輸出一輸出時鐘信號，其中所述第一MDS包括-第一級，其在所述第一MDS將迸行三分頻時輸出時鐘抑制控制脈衝，其 中使所述第一MDS掉電達所述第一級進行二分頻的時間的至少一部分；以及第二級，其在所述第一MDS進行二分頻時翻轉，所述第二級輸出所述時 鍾信號，所述第二級一旦接收到所述時鐘抑制控制脈衝就中止翻轉操作，以使 得所述MDS三分頻。
12. 如權利要求ll所述的多模量分頻器，其特徵在於，還包括-第二模量分頻級(MDS)，其接收來自所述第一MDS的所述輸出時鐘信號並輸出反饋模量控制信號，其中所述第一 MDS的所述第一級接收來自所述第二 MDS的所述反饋模 量控制信號，所述第一MDS的所述第一級響應於接收到所述反饋模量控制信 號輸出所述時鐘抑制控制脈衝。
13. 如權利要求ll所述的多模量分頻器，其特徵在於，所述第一MDS可在或者二分頻模式或者三分頻模式下操作，其中在所述二分頻模式中，所述第一 MDS將所述輸入信號二分頻，而不管接收自所述第二 MDS的所述反饋模 量控制信號的值如何，其中在所述三分頻模式中，取決於接收自所述第二MDS 的所述反饋模塊控制信號的值，所述MDS將所述輸入信號或者二分頻或者三 分頻，並且其中所述第一級處於掉電期間的至少一部分時間是所述第一 MDS 在所述二分頻模式下操作的時間。
14. 如權利要求ll所述的多模量分頻器，其特徵在於，所述第一MDS可 在或者二分頻模式或者三分頻模式下操作，其中在所述二分頻模式中，所述第 -一 MDS將所述輸入信號二分頻，而不管接收自所述第二 MDS的所述反饋模 量控制信號的值如何，其中在所述三分頻模式中，取決於接收自所述第二MDS 的所述反饋模塊控制信號的值，所述MDS將所述輸入信號或者二分頻或者三 分頻，並且其中所述第一級處於掉電期間的至少一部分時間是所述第一 MDS 在所述三分頻模式下操作的時間。
15. 如權利要求ll所述的多模量分頻器，其特徵在於，所述第一MDS的 第一級包括:信號導線，所述第一MDS的所述第一級跨過它將所述時鐘抑制控制脈衝 提供至所述第一MDS的所述第二級；以及電晶體，其在所述MDS的所述第一級處於掉電時將所述信號導線耦合至 接地導線。
16. 如權利要求ll所述的多模量分頻器，其特徵在於，所述第一MDS的 第一級包括適量的觸發器電路； 電源電壓導線；以及在所述第一MDS的所述第一級處於掉電時將所述適當的觸發器電路與所 述電源電壓導線去耦合以及在所述第一 MDS的所述第一級通電時將所述適量 的觸發器電路耦合至所述電源電壓導線的電路。
17. —種電路，包括第一觸發器，其具有時鐘輸入節點、數據輸入節點和數據輸出節點；第一NOR電路，其將信號輸出到所述第一觸發器的所述數據輸入節點上，所述第一NOR電路具有第一輸入引線、第二輸入引線和第三輸入引線，其中 模量除數控制信號被呈現在所述第一NOR電路的所述第一輸入引線上，其中 反饋模量控制信號被呈現在所述第一NOR電路的所述第二輸入引線上；第二觸發器，其具有時鐘輸入節點、數據輸入節點和數據輸出節點，所述 第二觸發器的所述時鐘輸入節點被耦合至所述第一觸發器的所述時鐘輸入節 點；以及第二NOR電路，其將信號輸出到所述第二觸發器的所述數據輸入節點上， 所述第二 NOR電路具有第一輸入引線和第二輸入引線，其中所述第二 NOR電 路的所述第一輸入引線被耦合至所述第一觸發器的所述數據輸出節點，並且其 中所述第二 NOR電路的所述第二數據輸入引線被耦合成接收輸出自所述第二 觸發器的數據輸出信號，其中在所述第二觸發器充當翻轉觸發器並將所述第二觸發器的所述時鐘 輸入節點上的輸入信號二分頻期間，使所述第一觸發器掉電，並且其中在所述 第一觸發器、所述第一 NOR電路、所述第二觸發器和所述第二 NOR電路一起 操作成將所述輸入信號三分頻期間將所述第一觸發器上電。
18. 如權利要求17所述的電路，其特徵在於，所述第二觸發器具有第二 數據輸出節點，其中從所述第二觸發器輸出到所述第二NOR電路的所述第二 數據輸入引線上的所述數據輸出信號是所述第二觸發器的所述第二數據輸出 節點上的信號。
19. 如權利要求17所述的電路，其特徵在於，所述電路是多模量分頻器 的模量分頻級(MDS)，所述多模量分頻器包括多個其它模量分頻級，其中所 述其它模量分頻級之一將所述反饋模量控制信號提供至所述第一 NOR電路的 所述第二輸入引線上。
20. 如權利要求17所述的電路，其特徵在於，所述電路是多模量分頻器 的模量分頻級(MDS)，所述多模量分頻器按除數值對輸入時鐘信號進行分頻， 並輸出一輸出時鐘信號，其中所述除數值是根據多個模量除數控制信號來確定 的，並且在所述第一NOR電路的所述第一引線上呈現的所述模量除數控制信 號是所述多個模量除數控制信號之一。
21. —種模量分頻級，包括觸發器級，其具有控制輸入引線、時鐘輸入引線、和數據輸出引線，其中 所述觸發級將時鐘信號接收到其時鐘輸入引線上，並在所述控制輸入引線上呈 現第一數字邏輯電平的情況下翻轉，其中在特定時間在所述控制輸入引線上呈 現第二數字邏輯電平的情況下，所述翻轉被中止；以及用於檢測反饋模量控制信號並用於在特定時間將時鐘抑制控制脈衝斷言 到所述控制輸入引線上以使得所述觸發器的所述翻轉被中止一個所述時鐘輸 入信號周期的裝置，其中使所述裝置實質上在所述檢測反饋模量控制信號之前 斷電、在所述檢測反饋模量控制信號期間以及在所述斷言時鐘抑制控制脈衝期 間通電、以及隨後實質上在所述時鐘抑制控制脈衝之後斷電。
22. 權利要求21所述的模量分頻級，其特徵在於，所述特定時間是所述 時鐘輸入信號出現跳變的時間，其中所述觸發器級包括觸發器，並且所述翻轉 通過阻止所述觸發器響應於所述時鐘輸入信號跳變改變狀態來中止。
全文摘要
一種模量分頻級(MDS)包括第一和第二級。MDS接收模量除數控制信號S，後者確定MDS級是在二分頻模式還是在三分頻模式下操作。MDS級還接收來自另一MDS的反饋模量控制信號。當處於二分頻模式中時，MDS進行二分頻而不管反饋模量控制信號如何。為了保存功率，當MDS級在二分頻模式下操作時將第一級斷電。當處於三分頻模式中時，取決於反饋模量控制信號，MDS級進行二分頻或者三分頻。為了進一步減小功耗，在MDS級處於三分頻模式下但卻執行二分頻操作時將第一級斷電。當第一級處於斷電時，掉電電晶體將第一級的輸出保持在恰當的邏輯電平。
文檔編號H03K23/00GK101485090SQ200780024722
公開日2009年7月15日 申請日期2007年6月27日 優先權日2006年6月28日
發明者C·納拉斯隆, 蘇文君 申請人:高通股份有限公司