一種級聯濾波器的設計方法及設計裝置的製作方法
2023-10-05 10:49:24
專利名稱：一種級聯濾波器的設計方法及設計裝置的製作方法
技術領域：
本發明涉及數字通信領域，具體而言，本發明涉及一種級聯濾波器的設計方法及 設計裝置。
背景技術：
在數字通信領域，通常會使用到數字濾波器來提升通信質量。濾波器的設計指標 主要包括過渡帶寬和旁瓣幅度。濾波器的設計通常希望獲得儘量窄的過渡帶和較低的旁瓣 幅度，然而減小過渡帶和抑制旁瓣幅度是不能兼得的，通常是以增加過渡帶寬以換取旁瓣 的抑制。例如可以通過加窗函數來抑制旁瓣幅度，但與此同時卻增加了過渡帶寬，為了減小 過渡帶寬，又需增加濾波器的階數，因此，要綜合考慮技術指標以滿足濾波器的要求。如果 考慮到插入損耗的影響，通常應適量增加階數較為適宜。在移動通信的系統設計時，通常保證基站和終端的濾波器佔用帶寬是一致的， 這裡濾波器佔用帶寬指容納信號總功率99%的帶寬，以達到匹配濾波的良好效果。對於 TD-SCDMA(Time Division-Synchronous CodeDivision Multiple Access,時分同步石馬分 多址接入)和 WCDMA(WidebandCode Division Multiple Access，寬帶碼分多址接入)系 統收發端RRC(RootRaised Cosine，根升餘弦)濾波器中選擇a = 0. 22，協議上規定的載 波間隔大於Rc*(l+a )，這樣有較小的鄰頻幹擾。3G的標準化過程中，規定載波的中心頻 率最小間隔為 200kHz。因此 3GPP(3rd Generation PartnershipProject，第三代夥伴項 目)25. 105中的規定，1.28Mcps TDD(Time DivisionDuplex，時分雙工)的信道間隔為 1. 6MHz,3. 84Mcps 的 WCDMA 信道間隔為 5MHz。實際系統網絡進行頻點規劃時，載波間隔設置為大於或等於標準定義的載波間 隔。對於同一個運營商內部，不存在不同運營商之間基站偏移引起強幹擾的情況，鄰頻幹擾 降低，可以進一步壓縮載波間隔。因此，3GPP協議25. 105也提到一些特殊組網場景下可以 通過調整載波間隔來優化性能。如果系統規劃頻點時壓縮了載波間隔，使其小於標準定義 的載波間隔，而基站和終端仍保持原有濾波器不變，必然會引入更大的鄰頻幹擾，從而惡化 上行或是下行的EVM(Error Vector Magnitude，誤差矢量幅度)性能。在現有的TD-SCDMA 網絡中，載波間隔都按照大於等於1. 6MHz來設置。當頻點間隔不再是均勻的1. 6MHz時，例 如，一些頻點縮小間隔為1. 4MHz。當基站或是終端傳輸帶寬依然為1. 6MHz時，總會存在一 些載波無論是發送還是接收，會引入帶內鄰頻幹擾。但是如果基站和終端需要嚴格的設計 出1. 4MHZ的濾波器，過渡帶很窄，為此不得不設計出階數很長的濾波器來滿足頻譜模版的 要求。對於1. 4MHZ的濾波器設計，Fpass等於0. 7MHZ，3dBc壓縮點是0. 64MHZ，得到其過渡 帶是 0. 0938，即 0. 7 = (1+ α ) *0· 64 = > α = 0. 0938。此時過渡帶只有α = 0. 0938，其濾波器很難設計，所以不得不通過增加濾波器階 數來完成這個濾波器的設計。既要嚴格保證濾波器阻帶限制在1.4Mhz內，又要保證此時 EVM的性能，此時雖然可以設計出這樣一個較理想RRC濾波器，但是階數已經達到了 4000 階，滿足頻譜模板，即在0. 64Mhz處衰減3db，0. 7Mhz處衰減80db，採樣倍數為60，時域和頻域結果如圖1、圖2所示。增加濾波器階數意味著需要消耗更多的硬體乘法資源和邏輯單元，增加的硬體資 源增加了基站和終端的成本，加大了功耗。一般濾波器階數超過300階，對於FPGA(Field Programmable Gate Array，現場可編程門陣列)實現就已經很難了，例如XILINX公司的 VIRTEX4-XC4VSX35隻有乘法器192個，一階濾波器係數如果消耗一個乘法器，那麼300階系 數就需要300個乘法器，雖然採用多相可以降低乘法器的個數，但是也已經佔用了大量的 資源。如果濾波器階數是4000階，那根本就無法實現。現有技術200480043345. X中提到，將根據輸入標準函數而計算這些有限長的插 補函數，並通過將插補函數的頻率特性沿頻率軸方向以規定量移動，從而確定基於標準的 輸入頻率特性，通過對表示輸入頻率特性的數值進行反FFTpast Fourier Transform，快 速傅立葉變換)從而得到濾波器係數。同時還進行捨入處理得到濾波器係數，此濾波器系 數可用於CDMA移動通信系統的濾波器係數設計。此種濾波器係數需要進行IFFTanverse FastFourier Transform，快速傅立葉逆變換)運算，運算量大，對得到的係數有捨入處理， 使得濾波器係數的性能下降，很難適應窄帶過渡帶的濾波器係數設計。現有技術200480037120. 3中，採用了對具有取樣頻率的整數分之一的通頻帶寬 的基本濾波器進行頻率位移運算，生成了基本濾波器的頻率振幅特性以使得相鄰的濾波邊 沿再振幅的1/2的部分相互重疊的方式，逐次位移了規定頻率的多個濾波器，通過從基本 濾波器和多個頻率位移濾波器中選擇出任意1個以上的濾波器，並將其濾波器係數相加， 求出最終的濾波器係數。此種方法隨機性比較大，很難設計出嚴格頻譜模版的濾波器係數， 例如嚴格設計出TD-SCDMA的根升餘弦濾波器。現有技術中很難在FPGA上實現1. 4MHZ的載波間隔，也難以設計出1. 4MHZ的濾 波器係數，因此，有必要提出一種技術方案，設計出合理的1. 4MHZ載波間隔的濾波器，使得 1. 4MHZ載波間隔的濾波器設計能夠在產品中應用。
發明內容
本發明的目的旨在至少解決上述技術缺陷之一，特別對在產品上應用1.4MHZ的 載波間隔的通信系統，本發明實施例提出了採用了一種多級濾波器的設計裝置，使得設計 的濾波器階數在FPGA可實現的範圍內，EVM(Error Vector Magnitude，誤差矢量幅度)、 ACPR(Adjacent Channel PowerRatio，鄰信道功率比)等指標也可以滿足協議要求。為了達到上述目的，本發明的實施例一方面提出了一種級聯濾波器的設計方法， 包括以下步驟確定濾波器的內插倍數N，根據濾波器內插的倍數N，設計PHR(Pr0gramme Finite Impulse Response，可編程的有限脈衝響應)濾波器的內插倍數Nl、CIC (Cascaded Integrator Comb，梳狀濾波器)濾波器的內插倍數N2以及HB (Half Band，半帶)濾波器的 內插倍數N3，其中N = N1*N2*N3 ；計算PHR濾波器的濾波器係數，得到PHR和CIC濾波器 級聯的組合濾波器設計方案，其中CIC能抑制PHR濾波器的鏡像達到預定門限值；當PHR 和CIC濾波器級聯的組合濾波器的內插倍數沒達到預定倍數時，設計HB濾波器，確定HB濾 波器通帶Fpass以及階數，使得PHR和CIC濾波器級聯的組合濾波器加HB濾波器的濾波 性能滿足系統的內插倍數要求。本發明的實施例另一方面還提出一種級聯濾波器的設計裝置，包括配置模塊、運
5算模塊以及判斷模塊所述配置模塊，用於配置濾波器的內插倍數N，根據濾波器內插的倍數N，配置 PFIR濾波器的內插倍數Ni、CIC濾波器的內插倍數N2以及HB濾波器的內插倍數N3，其中 N = m*N2*N3 ；所述運算模塊，用於計算PHR濾波器的濾波器係數，得到PHR和CIC濾波 器級聯的組合濾波器設計方案，其中CIC能抑制PHR濾波器的鏡像達到預定門限值；所述 判斷模塊，用於判斷PHR和CIC濾波器級聯的組合濾波器的內插倍數是否達到系統指標內 插倍數要求；當PHR和CIC濾波器級聯的組合濾波器的內插倍數沒達到預定倍數時，所述 運算模塊計算HB濾波器通帶Fpass以及階數，設計HB濾波器，使得PHR和CIC濾波器級 聯的組合濾波器加HB濾波器的濾波性能滿足系統的內插倍數要求。本發明的實施例提出的技術方案，通過採用了多級濾波器的設計裝置，使得設計 的濾波器階數在FPGA可實現的範圍內，信號的內插倍數，EVM、ACPR等指標也可以滿足協議 要求。本發明提出的有限衝擊響應數字濾波器有很好的限帶特性，對抽樣時間誤差有較好 的魯幫性。此濾波器應用與移動通信系統不僅使得QPSK失真很小，採用64QAM的高維調製 方式的數字基帶信號波形失真也很小，使得移動通信系統尤其是高速移動通信系統具有較 高的頻譜效率和系統容量，從而為建立大容量高速數據業務的傳輸奠定基礎。此外，本發明 提出的濾波器設計還能滿足64QAM高維調製的需求。本發明提出的上述方案，對現有系統 的改動很小，不會影響系統的兼容性，而且實現簡單、高效。本發明附加的方面和優點將在下面的描述中部分給出，部分將從下面的描述中變 得明顯，或通過本發明的實踐了解到。
本發明上述的和/或附加的方面和優點從下面結合附圖對實施例的描述中將變 得明顯和容易理解，其中圖1為理想RRC濾波器的頻域特性；圖2為理想RRC濾波器的時域特性；圖3為本發明實施例級聯濾波器的設計方法的流程圖；圖4為6倍內插4級CIC的頻譜圖；圖5為CIC的幅度響應圖；圖6為CIC的幅度響應-級數的影響效果圖；圖7為hv-SINC的頻譜圖；圖8為PHR頻譜與對應的CIC頻率器頻譜圖；圖9為CIC內插零值以後PHR濾波示意圖；圖10為HB濾波以後失敗的信號頻譜圖；圖11為HB濾波器頻譜示意圖；圖12為CIC內插零值以後PHR濾波失敗的示意圖；圖13為七個載波信號疊加後的頻譜示意圖；圖14為一個載波解調後的EVM示意圖；圖15為傳統濾波器的設計方案和本專利設計方案對比流程圖；圖16為本發明實施例級聯濾波器的設計裝置的結構示意圖。
具體實施例方式下面詳細描述本發明的實施例，所述實施例的示例在附圖中示出，其中自始至終 相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附 圖描述的實施例是示例性的，僅用於解釋本發明，而不能解釋為對本發明的限制。為了實現本發明之目的，本發明公開了一種級聯濾波器的設計方法，包括以下步 驟確定濾波器的內插倍數N，根據濾波器內插的倍數N，設計PHR濾波器的內插倍數Ni、 CIC濾波器的內插倍數N2以及HB濾波器的內插倍數N3，其中N = N1*N2*N3 ；計算PHR濾 波器的濾波器係數，得到PHR和CIC濾波器級聯的組合濾波器設計方案，其中CIC能抑制 PFIR濾波器的鏡像達到預定門限值；當PHR和CIC濾波器級聯的組合濾波器的內插倍數 沒達到預定倍數時，設計HB濾波器，確定HB濾波器通帶Fpass以及階數，使得PHR和CIC 濾波器級聯的組合濾波器加HB濾波器的濾波性能滿足系統的內插倍數要求。如圖3所示，為本發明實施例級聯濾波器的設計方法的流程圖，包括以下步驟S301 確定濾波器的內插倍數N。在步驟S301中，確定濾波器的內插倍數N，根據濾波器內插的倍數N，設計PHR 濾波器的內插倍數Ni、CIC濾波器的內插倍數N2以及HB濾波器的內插倍數N3，其中N = Nl氺Ν2ΦΝ3。作為本發明的實施例，為了在產品上真正應用1.4MHZ的載波間隔，本發明實施例 提出的技術方案採用了一種多級濾波器的設計裝置，使得設計的濾波器階數在FPGA可實 現的範圍內，EVM、ACPR等指標也可以滿足協議要求。有限衝擊響應數字濾波器有很好的限 帶特性，對抽樣時間誤差有較好的魯幫性。此濾波器應用與移動通信系統不僅使得QPSK失 真很小，採用64QAM的高維調製方式的數字基帶信號波形失真也很小，使得移動通信系統 尤其是高速移動通信系統具有較高的頻譜效率和系統容量，從而為建立大容量高速數據業 務的傳輸奠定基礎。本發明實施例提出的濾波器設計就滿足64QAM高維調製的需求。要解決1.4MHZ頻點間隔濾波器難設計的問題，過渡帶由0.22降低到0.0938，通帶 和阻帶都有相應的改動如下，同時濾波器的3dB壓縮點仍然是0. 64MHZ，即
權利要求
1.一種級聯濾波器的設計方法，其特徵在於，包括以下步驟確定濾波器的內插倍數N，根據濾波器內插的倍數N，設計PFIR濾波器的內插倍數m、 CIC濾波器的內插倍數N2以及HB濾波器的內插倍數N3，其中N = N1*N2*N3 ；計算PFIR濾波器的濾波器係數，得到PFIR和CIC濾波器級聯的組合濾波器設計方案， 其中CIC能抑制PFIR濾波器的鏡像達到預定門限值；當PFIR和CIC濾波器級聯的組合濾波器的內插倍數沒達到預定倍數時，設計HB濾波 器，確定HB濾波器通帶Fpass以及階數，使得PFIR和CIC濾波器級聯的組合濾波器加HB 濾波器的濾波性能滿足系統的內插倍數要求。
2.如權利要求1所述的級聯濾波器的設計方法，其特徵在於，所述PFIR濾波器的內插 倍數W小於CIC濾波器的內插倍數N2，所述預定門限值為不小於80dBc。
3.如權利要求2所述的級聯濾波器的設計方法，其特徵在於，所述計算PFIR濾波器的 濾波器係數包括設計出一個理想的Ideal-PFIR濾波器，其內插倍數為m ；設計出CIC濾波器，其內插倍數為N2，根據所述CIC濾波器，設計一個補償CIC失真的 反正弦低通濾波器Inv-SINC ；將所述Ideal-PFIR濾波器係數和Irw-SINC濾波器係數卷積得到PFIR的濾波器係數。
4.如權利要求3所述的級聯濾波器的設計方法，其特徵在於，對於帶寬Fphy為1.28MHz 的系統，其通帶、阻帶以及濾波器的3dB壓縮點分別為Passband = (1-α)^ = (1-0.0938) * 0.64 = 0.58Stopband = (1 + α)^γ = (1 + 0.0938) * 0.64 = 0.73dBc_band = 0· 64。
5.如權利要求4所述的級聯濾波器的設計方法，其特徵在於，對於帶寬Fphy為1.28MHz、 頻點間隔1.4MHz的TD-SCDMA系統，其設計PFIR濾波器的內插倍數為4、CIC濾波器的內插 倍數為6以及HB濾波器的內插倍數為2。
6.一種級聯濾波器的設計裝置，其特徵在於，包括配置模塊、運算模塊以及判斷模塊所述配置模塊，用於配置濾波器的內插倍數N，根據濾波器內插的倍數N，配置PFIR濾波器的內插倍數Ni、CIC濾波器的內插倍數N2以及HB濾波器的內插倍數N3，其中N = N1*N2*N3 ；所述運算模塊，用於計算PFIR濾波器的濾波器係數，得到PFIR和CIC濾波器級聯的組 合濾波器設計方案，其中CIC能抑制PFIR濾波器的鏡像達到預定門限值；所述判斷模塊，用於判斷PFIR和CIC濾波器級聯的組合濾波器的內插倍數是否達到系 統指標內插倍數要求；當PFIR和CIC濾波器級聯的組合濾波器的內插倍數沒達到預定倍數 時，所述運算模塊計算HB濾波器通帶Fpass以及階數，設計HB濾波器，使得PFIR和CIC濾 波器級聯的組合濾波器加HB濾波器的濾波性能滿足系統的內插倍數要求。
7.如權利要求6所述的級聯濾波器的設計裝置，其特徵在於，所述配置模塊配置 的PFIR濾波器的內插倍數m小於CIC濾波器的內插倍數N2，所述預定門限值為不小於 80dBco
8.如權利要求7所述的級聯濾波器的設計裝置，其特徵在於，所述運算模塊計算PFIR 濾波器的濾波器係數包括所述運算模塊設計出一個理想的Ideal-PFIR濾波器，其內插倍數為m ；所述運算模塊設計出CIC濾波器，其內插倍數為N2，根據所述CIC濾波器，設計一個補 償CIC失真的反正弦低通濾波器Irw-SINC ；所述運算模塊將所述Ideal-PFIR濾波器係數和Irw-SINC濾波器係數卷積得到PFIR 的濾波器係數。
9.如權利要求8所述的級聯濾波器的設計裝置，其特徵在於，對於帶寬Fphy為1.28MHz 的系統，所述運算模塊計算其通帶、阻帶以及濾波器的3dB壓縮點分別為
10.如權利要求9所述的級聯濾波器的設計裝置，其特徵在於，對於帶寬Fphy為 1. 28MHz、頻點間隔1. 4MHz的TD-SCDMA系統，所述配置模塊配置的PFIR濾波器的內插倍數 為4、CIC濾波器的內插倍數為6以及HB濾波器的內插倍數為2。
全文摘要
本發明的實施例提出了一種級聯濾波器的設計方法，包括確定濾波器的內插倍數N；計算PFIR濾波器的濾波器係數，得到PFIR和CIC濾波器級聯的組合濾波器設計方案；當PFIR和CIC濾波器級聯的組合濾波器的內插倍數沒達到預定倍數時，設計HB濾波器，使得PFIR和CIC濾波器級聯的組合濾波器加HB濾波器的濾波性能滿足系統的內插倍數要求，並且PFIR濾波器的設計也是採用多級設計方案實現。本發明的實施例提出的技術方案，通過採用了多級濾波器的設計裝置，使得設計的濾波器階數在FPGA可實現的範圍內，信號的內插倍數，EVM、ACPR等指標也可以滿足協議要求。此外，本發明提出的技術方案，濾波器資源消耗也遠小於傳統濾波器的設計方法，能有效降低FPGA硬體資源的使用。
文檔編號H03H17/00GK102098025SQ200910241860
公開日2011年6月15日 申請日期2009年12月11日 優先權日2009年12月11日
發明者熊軍 申請人:大唐移動通信設備有限公司