利用σ-δ調製器控制的分頻器進行的頻率變換的製作方法

2023-10-24 17:59:42 3

專利名稱：利用σ-δ調製器控制的分頻器進行的頻率變換的製作方法
利用Σ -Δ調製器控制的分頻器進行的頻率變換相關申請的交叉引用本申請是2009年2月13日提交的、申請號為12/371，262的美國專利申請的繼續申請並要求其優先權，通過引用將其中的全部內容明確地併入本文。
背景技術：
無論是用於分頻還是倍頻的頻率變換電路通常都包括鎖相環(PLL)模塊。PLL可以包括相位頻率檢測器(PFD)和可調節的時鐘源。PFD可以採用參考信號並將其與可調節的時鐘信號相比較以形成調節信號。目前已存在提供數字PLL用於頻率變換的解決方案， 但是這些解決方案都是功率和面積密集的。一個示例包括具有模擬-數字轉換器(ADC)和 /或模擬環路濾波器的常規PFD。Bang-Bang PFD (BBPFD)(開關式相位頻率檢測器)也是本領域內已知的，但是會在輸出中造成「硬性的」不連續。因此BBPFD主要用在串行-解串行 (SERDES)接收器應用中使用，其中輸入信號中存在的大量噪聲可以被用於平滑相位的不連續。因此，在本領域內需要低功率、小面積的數字頻率變換器並且特別是需要能夠實現大範圍轉換比的變換器。


圖1是根據本發明一個實施例的頻率變換器的框圖。圖2是根據本發明另一個實施例的頻率變換器的框圖。圖3是根據本發明又一個實施例的一種PFD判決圖。圖4是根據本發明另一個實施例的另一 PFD判決圖。
具體實施例方式本發明的示例性實施例介紹了使用BBPFD和數字環路濾波器的數字PLL設計，其允許更小面積的設計和更小的功耗。為了克服BBPFD中任何「硬性的」不連續，將數字PLL 與Σ -Δ調製器(SDM)控制的可變分頻器耦合。SDM可以提供小數分頻/倍頻比並且可以引入具有已知隨機性質的噪聲源來平滑BBPFD的不連續。用這種方式，數字PLL可被構造為不再具有現有解決方案中的缺點，例如基於ADC的設計中的大的面積需求和強功耗。本發明的實施例提供了一種基於數字PLL的頻率變換器，其中在參考路徑中用 Σ -Δ調製器(SDM)來增強整數分頻或倍頻。整數分頻器和SDM的組合得到了 N+F/M分頻的小數分頻器，其中N是分頻的整數部分，而F/M是分頻的小數部分，M表示小數的模。該系統可以包括Bang-Bang PFD (BBPFD)，BBPFD是數字PFD並且可以被包括在數字PLL內。PLL 還可以包括數字環路濾波器以及數字控制的晶體振蕩器(DCXO)。BBPFD可以接收變換的頻率信號(例如分頻器的輸出)和DCXO輸出(例如PLL的輸出)。這樣BBPFD即可就兩種輸入波的相位對準做出二進位判斷，並向DCXO提供調節信號。PLL具有的帶寬是對於追蹤輸入時鐘和抖動(例如噪聲)的能力的量度。PLL的閉環增益頻率決定了 PLL的帶寬。在與BBPFD 一起使用時，SDM提供了可預測的噪聲特性，這可以被用於確定PLL的帶寬。圖1示出了根據本發明的一個實施例的分頻器100的框圖。如圖所示，具有頻率 fKEF的輸入時鐘信號可以通過整數分頻器112和Σ -Δ調製器114被分頻減小為具有頻率 fDIV的中間時鐘信號。中間時鐘信號fDIV可以是BBPFD 132的輸入。具有頻率f-的輸出時鐘可以被反饋作為BBPFD 132的第二輸入。BBPFD 132可以比較兩種輸入信號之間的相位差並且可以輸出表示該相位差的控制信號。控制信號可以是數字環路濾波器134的輸入。 環路濾波器134可以根據來自環路濾波器134的經過濾波的相位比較來調節DCXO頻率。在操作期間，中間時鐘信號fDIV的平均頻率等於參考頻率fKEF除以分頻器112施加的分頻比，分頻器112由Σ -Δ調製器114控制。分頻比函數的一個示例是(N+F/M)，其中N是分頻的整數部分，而F/M是小數部分。儘管分頻器110能夠在平均意義上實現非整數的分頻比，但是瞬時分頻比可能並不滿足N+F/M的分頻比。因此，SDM 114可以向整數分頻器112輸出連續可變的配置改變，其使得整數分頻器112改變其瞬時分頻比。這樣做就給中間時鐘信號內引入的邊沿增加了可預測的噪聲特性。在操作期間，BBPFD 132可以生成表示在節點Ni. 2和Ni. 3處輸入的時鐘信號內觀測到的相位差的輸出信號。由於分頻器110連續可變的重新配置，中間時鐘信號(節點 Ni. 2)中的時鐘邊沿將不會以精確、規則的間隔出現。相反，它們會以通常規則但是具有偽隨機偏移量的間隔出現。在存在這種抖動的情況下，有效的BBPFD增益可以取決於抖動的相位噪聲的綜合的均方根(冊幻。來自BBPFD132的相位判決也可以包括抖動效應，這種抖動效應在由環路濾波器134濾波時使PLL 130的響應減慢。另外，PLL的帶寬與SDM的調製速率相比將會是非常小的，導致即使是用低階SDM和環路濾波器也會大大減弱SDM抖動。與示出了不具有抖動的操作的示例的圖2相比，可以在圖3中看到從SDM應用抖動的操作示例和有利效果。圖2示出了持續的不連續，其中參考信號比輸入信號超前若干個時間單位，其在長度上基本是固定的並且各波形之間是恆定不變的(例如在每一個波的邊沿處明顯的)。BBPFD是二進位電路，其將一個波形的邊沿與另一個波形的邊沿相比較， 並且輸出信號以表示參考信號是超前於還是滯後於輸入信號。如圖2中所示，正是由於不連續保持存在，所以來自於BBPFD的相同的輸出信號也保持存在(例如+1表示參考信號超前於輸入信號)。BBPFD不測量不連續的幅值，而只是給出不連續的二進位定性。在此，不連續產生了 +1的恆定「超前」信號。例如，這可以是二進位電路上的高信號或者可以被定義為相同或不同的二進位電路上的低信號。可以以本發明的示例性實施例實現任何數字狀態的設備。圖3示出了通過引入並考慮已知的噪聲信號來使用抖動延遲的示例性實施例的一種示例性示圖。這種已知的抖動可以被併入輸入信號內以造成具有已知隨機性質的隨機延遲。圖3中得到的判決不再是均勻的。參考信號的第一個上升沿和第一個下降沿可以超前於抖動的輸入信號並且生成「+1」。但是，第二個上升沿和第三個上升沿則滯後於輸入信號並且生成「_1」。這些都是說明性的表示。實際的BBPFD可以是單個位的控制輸出，其中高電壓表示「+1」，而低電壓表示「_1」。在信號間差異小於BBPFD測量差異的能力時，BBPFD 可以根據一定的規則、邏輯或者僅根據隨機發生來輸出「+1」或「_1」。這些可能的「錯誤」 並不重要，因為它們與測量的偏移量數量相比是微不足道的，並且會隨著時間而被統計地平均掉。通過獲知由SDM引入的抖動的隨機性質，可以將其用於改進變換信號的結果。每一個時鐘邊沿都可以在輸入信號上具有隨機和不可預測的延遲，但是總體上在進行了足夠的計算之後，就可以達到期望值。圖4表示本發明的另一個示例性實施例。在該圖中，分頻器410位於數字PLL 430 的反饋路徑內，並且因此被設置為倍頻器。在圖4中，分頻器410接收DCXO 436的輸出作為參考時鐘信號。BBPFD隨後將410的分頻輸出與參考時鐘信號N4.1相比較。分頻輸出 N4.2是由Σ -Δ調製器控制的整數分頻器的函數。SDM可以連續地改變引入了抖動的整數分頻器的配置。例如，整數分頻器的每一種SDM控制配置都可以生成信號Ν4. 2，信號Ν4. 2 與Ν4. 1乘以(N+F/M)的期望輸出頻率(例如Ν4. 3)相比有小程度的偏離，但是考慮大量的時鐘周期的話可平均到期望的輸出頻率。已知該抖動的隨機性質可以在期望頻率處生成抖動輸出並避免BBPFD中任何持續的不連續。基於BBPFD的PLL的操作可以通過SDM產生的抖動效應加以平滑。在PLL內使用BBPFD使得能夠設計出純數字的PLL，而不再具有現有技術的設計中伴隨的大的功耗。在這些設計中，不需要時間-數字轉換器，也不需要任何其他的模擬-數字轉換器。可以使用2型數字環路濾波器，例如既包括比例運算又包括積分運算的環路濾波器。DCXO的晶體頻率可以產生模擬信號，但是可以將該信號模型化為數字模塊以建立純數字PLL。DCXO晶體諧振器可以是表現出機械慣性的電子機械設備，該機械慣性基本上與電學延遲時間相當。這可以被模型化為帶寬是i^osc除以Q的單極模擬濾波器，並且被置于振蕩器模型的控制路徑內。DQCO晶體諧振器是表現出機械慣性與電學延遲時間相當的電子機械設備。這可以被模型化為被置于振蕩器模型控制路徑內的帶寬是i^osc/Q的單極模擬濾波器。本文中詳細圖示並介紹了本發明的若干實施例。但是，應該理解通過上述教導並且在所附權利要求的範圍內可以涵蓋本發明的修改和變形而並不背離本發明的實質和保護範圍。
權利要求
1.一種用於對參考時鐘信號進行頻率變換的頻率變換器，包括可變分頻器，具有用於輸入時鐘信號的輸入和用於分頻的時鐘信號的輸出，所述分頻器的分頻比是連續可變的，並且因此向所分頻的時鐘信號的邊沿引入可預測的噪聲特性； 數字鎖相環PLL，具有用於輸出時鐘信號的輸出，所述PLL包括 二進位的相位頻率檢測器PFD，其具有用於分頻的時鐘信號的輸入和用於比較時鐘信號的輸入，數字環路濾波器，具有耦合至PFD輸出的輸入，以及數字控制的晶體振蕩器DCX0，具有耦合至數字環路濾波器輸出的輸入和用於輸出時鐘信號的輸出。
2.如權利要求1所述的頻率變換器，其中所述二進位PFD是Bang-BangPFD。
3.如權利要求1所述的頻率變換器，其中所述可變分頻器的輸入時鐘信號被連接至參考時鐘信號，並且比較時鐘信號輸入被連接至輸出時鐘信號。
4.如權利要求1所述的頻率變換器，其中所述可變分頻器的輸入時鐘信號被連接至輸出時鐘信號，並且比較時鐘信號輸入被連接至參考時鐘信號。
5.如權利要求1所述的頻率變換器，其中所述可變分頻器包括分頻比輸入。
6.如權利要求5所述的頻率變換器，其中所述分頻比輸入被連接至Σ-Δ調製器的輸出ο
7.如權利要求6所述的頻率變換器，其中所述Σ-Δ調製器包括用於控制參數Na、Fa、Ma 的輸入，其中所述Σ -Δ調製器被設置用於使所述可變分頻器根據以下比執行頻率變換f _ flN其中MafIN是輸入時鐘信號的頻率。
8.如權利要求1所述的頻率變換器，其中所述數字環路濾波器是既包括比例運算又包括積分運算的2型濾波器。
9.一種用於對輸入時鐘信號進行頻率變換的分頻器，包括可變分頻器，具有用於輸入時鐘信號的輸入和用於分頻的時鐘信號的輸出，所述分頻器的分頻比是連續可變的，並且因此向分頻的時鐘信號的邊沿引入可預測的噪聲特性； 數字鎖相環PLL，具有用於輸出時鐘信號的輸出，所述PLL包括 二進位的相位頻率檢測器PFD，具有用於分頻的時鐘信號的輸入和用於所述輸出時鐘信號的輸入，數字環路濾波器，具有耦合至PFD輸出的輸入，以及數字控制的晶體振蕩器DCX0，具有耦合至數字環路濾波器輸出的輸入和用於所述輸出時鐘信號的輸出。
10.一種用於對輸入時鐘信號進行頻率變換的倍頻器，包括 數字鎖相環PLL，具有用於輸出時鐘信號的輸出，所述PLL包括二進位相位頻率檢測器PFD，具有用於分頻的時鐘信號的輸入和用於輸入時鐘信號的輸入，數字環路濾波器，具有耦合至PFD輸出的輸入，以及數字控制的晶體振蕩器DCX0，具有耦合至數字環路濾波器輸出的輸入和用於輸出時鐘信號的輸出；以及可變分頻器，具有耦合至DQCO輸出的輸入和用於分頻的時鐘信號的輸出，所述分頻器的分頻比是連續可變的，並且因此向分頻的時鐘信號的邊沿引入可預測的噪聲特性。
11.一種用於對輸入時鐘信號進行頻率變換的頻率變換器，包括 數字鎖相環PLL，具有用於輸出時鐘信號的輸出，所述PLL包括二進位的相位頻率檢測器PFD，具有分別耦合至用於輸入參考時鐘信號的第一信號路徑的輸入和耦合至用於輸出時鐘信號的第二信號路徑的輸入， 數字環路濾波器，具有耦合至PFD輸出的輸入，以及數字控制的晶體振蕩器DCX0，具有耦合至數字環路濾波器輸出的輸入和用於所述輸出時鐘信號的輸出；設置在第一信號路徑和第二信號路徑之一內的可變分頻器，所述分頻器的分頻比是連續可變的，並且因此向相應信號路徑內提供的時鐘信號的邊沿引入可預測的噪聲特性。
12.如權利要求11所述的頻率變換器，其中所述可變分頻器包括分頻比輸入。
13.如權利要求12所述的頻率變換器，其中所述分頻比輸入被連接至Σ-Δ調製器的輸出。
14.如權利要求13所述的頻率變換器，其中所述Σ-Δ調製器包括三個控制輸入N、F和Μ。
15.如權利要求14所述的頻率變換器，其中所述可變分頻器被設置用於通過係數N+F/ M來修改輸入時鐘信號。
全文摘要
一種基於鎖相環(PLL)的頻率變換器提供了用參考路徑內的∑-Δ調製器(SDM)增強的分頻器。PLL被設置為全數字PLL並且包括bang-bang相位頻率檢測器、數字環路濾波器和數字控制的振蕩器。頻率變換器位於用於分頻的參考時鐘路徑內或者位於用於倍頻的PLL反饋迴路路徑內。SDM生成被設定為具有已知隨機性質的可預測噪聲特性，能夠被用於平滑bang-bang相位頻率檢測器內的任何不連續。SDM的可預測噪聲可以生成消除任何硬性不連續的抖動延遲。這樣就允許設計出基於bang-bang相位頻率檢測器的數字PLL。
文檔編號H03L7/197GK102210103SQ200980144580
公開日2011年10月5日 申請日期2009年11月12日 優先權日2008年11月14日
發明者K·詹蒂勒, W·帕爾莫 申請人:美國亞德諾半導體公司