基於延時鎖定環的可配置頻率合成電路的製作方法

2023-10-19 11:02:07 4

專利名稱：：基於延時鎖定環的可配置頻率合成電路的製作方法
技術領域：
：本發明涉及一種頻率合成電路，尤其涉及一種基於延時鎖定環的可配置頻率合成電路，主要用於現場可編程邏輯陣列(FPGA)中，可以根據用戶需求配置成各種不同的工作才莫式，實現不同的分頻倍頻需求。
背景技術：
：隨著集成電路不斷向大規模、高集成度發展，集成電路中的時鐘質量變得越來越重要，尤其是對時鐘的穩定性和精確性的要求越來越高。現代電子技術中，一般採用晶體振蕩器獲取高精確度、高穩定性的時鐘。但由於其產生的時鐘頻率單一，只能在極小範圍內微調，為產生多種與晶體振蕩器相同的頻率準確性和穩定度的其他頻率時鐘信號，需要採用頻率合成技術。頻率合成發展過程中主要經歷了三種方法，直接頻率合成技術、利用鎖相環的間接頻率合成技術、直接數字頻率合成技術。直接頻率合成利用混頻器、倍頻器、分頻器和帶通濾波器來完成對頻率的四則運算，由於該方法使用的設備多、造價高，且輸出信號會有無用的寄生頻率出現，已逐漸不被使用。鎖相頻率合成利用一個或多個鎖相環完成頻率變換，該方法由於其製作體積小、造價低、性能好而得到廣泛的使用。直接數字頻率合成利用計算機查閱表格上所存儲的正弦波取樣值，或利用計算機求解數字遞推關係式等方法產生信號，但受目前計算機及A/D轉換速度的限制，其工作頻率較低，因而一般較少使用。鎖相頻率合成可以利用相位鎖定環(phaselocked-loop)或延時鎖定環，由於相位鎖定環成熟的理論基礎和分頻倍頻實現方式簡單，模擬電路中主要使用相位鎖定環頻率合成，其缺點在於壓控振蕩器的使用使得這種頻率合成方法會有相位積累問題並且對於噪聲及外界條件的敏感性使其用數字方法實現變得困難。在數字電路中較廣泛使用的是延時鎖定環頻率合成，該方法有絕對的穩5定性和良好的時鐘抖動性能，並且實現也相對較簡單。以前的研究都沒有解決的問題是延時鎖定環頻率合成電路不能使用相位鎖定環頻率合成的原理-在反饋迴路上增加一個可編程分頻器，以靈活改變分活改變頻率合成係數。
發明內容本發明的技術解決問題是克服現有技術的不足，提供了一種基於延時鎖定環的可配置頻率合成電路，本發明電路結構簡單，通過改變配置SRAM中的碼流值，可以靈活改變頻率合成係數從而得到所需的分頻倍頻係數，可應用於現場可編程邏輯陣列中。本發明的技術解決方案是基於延時鎖定環的可配置頻率合成電路，包括由鑑相器、控制器和可變延時鏈組成的延時鎖定環、由倍頻合成器和分頻合成器組成的頻率合成器、配置SRAM，參考時鐘和反饋時鐘經過鑑相器鑑相比較後輸出比較信號和鎖定信號，其中反饋時鐘由可變延時鏈對參考時鐘延時產生，比較信號和鎖定信號經過控制器處理後輸出控制電壓控制可變延時鏈產生N個相位時鐘輸出至頻率合成器，倍頻合成器在配置SRAM的控制下從N個相位時鐘中選擇M個相位時鐘控制倍頻合成器產生倍頻時鐘信號，其中M<N，同時分頻合成器在配置SRAM的控制下從N個相位時鐘中選擇K個相位時鐘，K個相位時鐘經過窗口選擇控制分頻合成器產生分頻時鐘信號，其中K<N。所述的可變延時鏈由N個緩衝器串聯組成，每個緩衝器包括兩個由NMOS管和PMOS管組成的CMOS反相器和一個受控制電壓控制的可變電阻陣列，其中第一個CMOS反相器的NMOS管和PMOS管的漏極相連，柵極接輸入時鐘，NMOS管的源核」接可變電阻陣列，PMOS管的源4及接電源，第二個CMOS反相器的NMOS管和PMOS管的漏極相連，柵極接第一CMOS反相器的輸出，NMOS管的源極接地，PMOS管的源極接電源。所述的鑑相器由兩個D觸發器、邏輯或非門、邏輯與非門、兩個緩沖器、NMOS管組成，反饋時鐘經緩衝器緩衝後輸入至兩個D觸發器的D端，參考時鐘一路經緩衝器緩衝後輸入至D觸發器的CLK端，另一路直接輸入至D觸發器的CLK端，D觸發器的Q端與D觸發器的Q非端接在邏輯或非門的輸入端，經邏輯運算後產生比較信號，D觸發器的Q非端與D觸發器的Q端接在邏輯與非門的輸入端，經邏輯運算後控制NMOS管產生鎖定信號。所述的倍頻合成器包括兩個N選M多路選擇器、兩個多脈衝產生電路和RS觸發器，配置SRAM控制N選M多路選擇器對N個相位時鐘進行選擇，N選M多路選擇器選擇的M個相位時鐘輸入至多脈衝產生電路，多脈沖產生電路在外部SET信號的控制下產生M個脈沖輸出至RS觸發器的R端，N選M多路選擇器選擇的M個相位時鐘輸入至多脈衝產生電路，多脈衝產生電路在外部SET信號的控制下產生M個脈沖輸出至RS觸發器的S端,RS觸發器通過在不同時刻將Q端置零或置1產生倍頻信號，其中M<N。所述的分頻合成器包括K個N選1多路選擇器、K個與N選1多路選擇器對應的單脈沖產生電路、K位移位寄存器和一個RS觸發器，配置SRAM控制K個N選1多路選擇器對N個相位時鐘進行選擇，每個N選1多路選擇器選擇1個相位時鐘輸入至對應的單脈衝產生電路，K個單脈衝產生電路在K位移位寄存器的控制下產生K個單脈沖，K個單脈沖的一部分輸出至RS觸發器的R端，另一部分輸出至RS觸發器的S端，RS觸發器通過在不同時刻將Q端置零或置1產生分頻信號,其中K<N。K位移位寄存器由K個D觸發器和K個K選1多路選擇器組成，K個D觸發器的CLK端接參考時鐘，第一個D觸發器的S端通過反相器接外部置位/復位信號，其餘K-1個D觸發器的R端直接接外部置位/復位信號，第一個D觸發器的Q端連接到第二個D觸發器的D端，第二D觸泉器的Q端連接第三個D觸發器的D端，依此類推，第K-1個D觸發器的Q端連接第K個D觸發器的D端，K個K選1多路選擇器的輸入端接K個D觸發器的Q端，控制端接配置SRAM,任一K選1多路選擇器的輸出連接第一個D觸發器的D端，7其餘K-1個K選1多路選擇器的輸出和第一個D觸發器的Q端輸出作為K個單脈衝產生電路的控制信號。本發明與現有技術相比的有益效果是(1)本發明的可配置頻率合成電路實現了硬體資源的可復用性，由於嵌入配置SRAM控制多路選擇器選擇不同的相位時鐘，使用過程中無需改變硬體結構，就可以通過改變SRAM中的碼流改變輸出時鐘的頻率合成係數。(2)本發明採用可變延時鏈結構的延時鎖定環，具有絕對的穩定性，在輸入時鐘質量較高時抗抖動性能較優，更適合在當前數字系統高精度晶片上應用。(3)本發明採用觸發器結構超前滯後鑑相器，輸出兩種狀態，避免了一般鑑相器會出現的死區問題，在參考時鐘和反饋時鐘之後加入緩沖器有效隔離參考時鐘引入的抖動，從而可以改善整個系統的抖動性能。(4)本發明採用基於RS觸發器結構的倍頻合成器和分頻合成器，實現原理簡單，引入脈衝產生電路，有效避免了由於信號竟爭產生的輸出錯誤。圖1為本發明的組成結構圖；圖2為本發明相位時鐘產生的原理圖；圖3為本發明可變延時鏈中採用的可編程緩沖器的原理圖；圖4為本發明採用的鑑相器結構圖；圖5為本發明倍頻合成器的組成結構圖；圖6為圖5中多脈沖產生電路中的一個脈衝產生電路的原理圖；圖7為本發明分頻合成器的組成結構圖；圖8為圖7中移位寄存器的組成結構圖；圖9為利用本發明的分頻電路實現3.5分頻電路的波形圖。具體實施例方式如圖1所示，本發明可配置延時鎖定環頻率合成電路包括由鑑相器、控制器和可變延時鏈組成的延時鎖定環、由倍頻合成器和分頻合成器組成的頻率合成器、配置SRAM。鑑相器接收參考時鐘和反饋時鐘，經過鑑相比較後輸出比較信號和鎖定信號，比較信號和鎖定信號經過控制器處理後輸出控制電壓控制可變延時鏈產生N個相位時鐘輸出至頻率合成器。頻率合成器處理N個相位時鐘，在配置SRAM的控制下通過選擇適當的相位時鐘控制倍頻合成器和分頻合成器中的RS觸發器置位/復位時間，產生倍頻時鐘信號和分頻時鐘信號。配置SRAM用於事先存儲多路選擇器控制端值，不同的配置碼流對應不同的分頻倍頻係數，可以根據所需的分頻倍頻進行事先存儲。延時鎖定環由鑑相器、控制器以及可變延時鏈組成，用於產生N個相位時鐘ClkJ.....CLK_n。反饋時鐘是參考時鐘經可變延時鏈後的複製品，鑑相器接收參考時鐘和反饋時鐘，並對比二者的時鐘沿，輸出反饋時鐘是超前還是滯後於參考時鐘的信號，超前滯後信號經控制器處理，產生控制電壓信號調整壓控可變延時《連的延時時間長，從而達到調整反饋時鐘和參考時鐘之間相位差的目的，直到兩時鐘信號達到同步時，鑑相器輸出表示二者同步的信號，二者達到同步時，可變延時鏈的總延時量應為一個時鐘周期，這樣每級子延時鏈輸出的時鐘信號即為相應的相位時鐘，這N個相位時鐘作為頻率合成器的輸入，是產生最終分頻倍頻信號的基礎，N個相位時鐘通過多路器選擇合適的時鐘輸出，用於控制一個RS觸發器的置位或復位端，從而產生分頻倍頻信號。圖2是相位時鐘產生的一種簡單的具體實現方式，鑑相器接收參考時鐘和參考時鐘經由一系列緩沖器組成的可變延時鏈延時後的反饋時鐘，並比較二者之間的相位差，將相位差信息提供給控制器中的電荷泵，控制電荷泵的充放電時間，再經控制器中低通濾波器濾除高頻分量後，產生調整可變延時線鏈的延時時間長的控制電壓V一ctr，控制緩沖器的延時時間長，當參考時鐘和反饋時鐘達到同步時，從各級緩沖器輸出所需的N個相位時鐘。控制器由電荷泵和低通濾波器組成，通過對電荷泵充放電實現將相位信號轉換成電壓信號，低通濾波器主要用於對電荷泵轉換的電壓信號進行低通濾波處理。圖3是可變延時鏈中一個可編程緩衝器的一種實現方式。可變延時鏈由N個相同的緩衝器串聯組成，每個緩衝器包括兩個由NMOS管和PMOS管組成的CMOS反相器31、32和一個受控制電壓控制的可變電阻陣列33，其中第一個CMOS反相器31的NMOS管和PMOS管的漏極相連，柵極接輸入時鐘，NMOS管的源極接可變電阻陣列33,PMOS管的源極接電源，第二個CMOS反相器32的NMOS管和PMOS管的漏極相連，柵極接第一CMOS反相器31的輸出，NMOS管的源極接地，PMOS管的源極接電源。其中可變電阻陣列33由M*N個NMOS管組成，連接到CMOS反相器31的NMOS管的源級，可變電阻陣列33的每個NMOS管的柵極由控制電壓控制，決定其導通或關閉，即可改變可變電阻陣列33的電阻值。圖4是本發明推薦採用的一種鑑相器結構圖，該鑑相器可以避免鑑相器工作中的死區問題。所述的鑑相器由兩個D觸發器43、44、邏輯或非門45、邏輯與非門46、兩個緩衝器41、42、NMOS管47組成，反饋時鐘經緩衝器41緩沖後輸入至兩個D觸發器43、44的D端，參考時鐘一路經緩衝器42緩沖後輸入至D觸發器44的CLK端，另一路直接輸入至D觸發器43的CLK端，D觸發器43的Q端與D觸發器44的Q非端接在邏輯或非門45的輸入端，經邏輯運算後產生比較信號，D觸發器43的Q非端與D觸發器44的Q端接在邏輯與非門46的輸入端，經邏輯運算後控制NMOS管47產生鎖定信號。主要由兩個D觸發器43、44組成，用於參考時鐘及參考時鐘的延時時鐘採樣反饋時鐘的時鐘沿，邏輯或非門45、邏輯與非門46處理這兩個D觸發器的輸出信號或反相輸出信號，產生兩個輸出信號比較信號和鎖定信號，其中比較信號表明二者的關係是超前還是滯後，鎖定信號表明二者是否達到同步。圖中時鐘輸入之後的緩衝器41、42有兩個作用一方面用於對參考時鐘進行延時，另一方面將參考時鐘與後級負載隔離，降低參考時鐘自身的偏斜。下表說明了兩個D觸發器的輸出Q與兩個輸出指示信號之間的關係。tableseeoriginaldocumentpage10tableseeoriginaldocumentpage11時鐘的延時時鐘也採樣到反饋時鐘的0電平，說明反饋時鐘滯後於參考時鐘；當D觸發器43採樣到反饋時鐘的1電平，而D觸發器44採樣到反饋時鐘的0電平，說明反饋時鐘超前於參考時鐘；當D觸發器43採樣到反饋時鐘的1電平，D觸發器44也採樣到反饋時鐘的1電平，說明反饋時鐘超前於參考時鐘；當D觸發器43採樣到反饋時鐘的0電平，D觸發器44採樣到反饋時鐘的1電平，說明反饋時鐘與參考時鐘的沿之間最大相差緩沖器42的延時，只要該延時足夠小，就可以認為兩個時鐘達到同步，鎖定信號指示為1。圖5是倍頻合成器的結構圖，倍頻合成器包括兩個N選M多路選擇器53、54、兩個多脈沖產生電路51、52和RS觸發器55,配置SRAM控制N選M多路選擇器53、54對N個相位時鐘進行選擇，配置SRAM內存儲的碼流控制選擇一個或多個相位時鐘信號來產生倍頻時鐘，N選M多路選擇器53選擇的M個相位時鐘輸入至多脈沖產生電路51，多脈衝產生電路51在外部SET信號的控制下產生M個脈衝輸出至RS觸發器55的R端，N選M多路選擇器54選擇的M個相位時鐘輸入至多脈衝產生電路52，多脈衝產生電路52在外部SET信號的控制下產生M個脈沖輸出至RS觸發器55的S端，RS觸發器55通過在不同時刻將Q端置零或置1產生倍頻信號，其中M<N。例如採用四相位時鐘產生二倍頻信號，多路器53選擇四相時鐘中的兩個0、180,多路器54選擇四相時鐘中的另外兩個90、270,經脈衝產生電路後，輸出信號在O相位時為0電平，90相位時輸出為1，180相位時輸出為0，270相位時輸出為1,即在一個時鐘周期內，輸出信號翻轉4次，所以輸出時鐘信號為輸入時鐘信號的二倍頻信號。圖6是圖5中多脈衝產生電路中一個脈衝產生電路的具體實現方法。多脈衝產生電路由多個圖6所示的脈衝產生電路組成，每個脈衝產生電路包括一個反相器61和一個三輸入與門62構成，三輸入與門62的一端連接外部set信號，用於控制脈衝產生電路的工作與否，當外部set信號有效(為1)時，電路對輸入信號與其延時信號做與運算，產生一個窄脈衝。其中反相器61可採用圖3中給出的可編程反相器結構，實現其延時時間的可編程，可以在不改變電路結構的前提下，調整所產生脈衝的寬度。圖7是分頻合成器結構圖，其組成與倍頻電路相似，所述的分頻合成器包括K個N選1多路選擇器71、K個與N選1多路選擇器對應的單脈衝產生電路72、K位移位寄存器73和一個RS觸發器74，配置SRAM控制K個N選1多路選擇器71對N個相位時鐘進行選擇，每個N選1多路選擇器71選擇1個相位時鐘輸入至對應的單脈衝產生電路72,K個單脈衝產生電路72在K位移位寄存器73的控制下產生K個單脈衝，K個單脈衝的一部分輸出至RS觸發器74的R端，另一部分輸出至RS觸發器74的S端，RS觸發器74通過在不同時刻將Q端置零或置1產生分頻信號,其中K<N。K個N選1多路選擇器71連接N個相位時鐘，選出其中之一併經單脈衝產生電路72產生單一脈衝，每個N選1多路選擇器71選擇不同的時鐘，至於選擇哪個時鐘，由配置SRAM中的值控制，單脈衝產生電路72輸出的脈衝分為兩組，一組控制RS觸發器的置位端，一組控制RS觸發器的復位端，脈衝的產生時間受移位寄存器73輸出的控制。與倍頻合成器不同的是脈衝產生電路的控制端連接不同的控制信號，而在倍頻電路中，脈衝產生電路的控制端始終連接恆定電平0或1。另外，分頻合成器中增加了一個M位移位寄存器，用於產生脈衝產生電路的控制信號。如圖8是K位移位寄存器的一種具體實現方式。K位移位寄存器由K個D觸發器81和K個K選1多路選擇器82組成，K個D觸發器81的CLK端接參考時鐘，第一個D觸發器83的S端通過反相器84接外部置位/復位信號，其餘K-1個D觸發器的R端直接接外部置位/復位信號，第一個D觸發器83的Q端連接到第二個D觸發器85的D端，第二D觸發器85的Q端連接第三個D觸發器86的D端，依此類推，第K-1個D觸發器的Q端連接第K個D觸發器87的D端，K個K選1多路選擇器82的輸入端接K個D觸發器8112的Q端，控制端接配置SRAM，任一K選1多路選擇器82的輸出連接第一個D觸發器83的D端，其餘K-1個K選1多路選擇器82的輸出和第一個D觸發器83的Q端輸出作為K個單脈沖產生電路的控制信號。當全局置位/復位信號有效時，第一個D觸發器的輸出被初始化為1,其餘D觸發器的輸出被初始化為O,經過1個時鐘周期後，該1電平將出現在第二個D觸發器的輸出端，依此類推，經過K-1個周期後，該1電平出現在第K個觸發器的輸出端。如果第p個K選1多路器選擇第q個D觸發器的輸出作為多路器的輸出，那麼第p個多路器對應的set信號將在第(q-1)個時鐘周期為高電平，使其對應的脈衝產生電路可以輸出脈衝信號，由於第一個D觸發器的輸入連接到某一個D觸發器的輸出端，因此構成一個循環，採用K位移位寄存器最大可以實現K分頻。圖9是利用本發明的分頻電路實現3.5分頻電路的波形圖，舉例說明3.5分頻的具體實現過程。在該實例中，採用四相時鐘產生分頻信號，移位寄存器採用16位。工作過程如下首先圖7中的四個多5^器選^t奪四相時鐘之一，並通過四個脈衝產生器產生各自的脈衝信號，如圖中所示的elk—1、elk—2、elk—3、elk—4,即0°、90°、180°、270。相位時鐘。接著移位寄存器產生脈衝產生電路的set信號。由於本實例中只需要四個脈沖控制信號，所以只需要4個16選1多路器即可，set_2對應的多路選擇器選擇移位寄存器中第7個D觸發器的輸出作為輸出,set_3對應的多路器選擇移位寄存器中第5個D觸發器的輸出作為輸出，set一3對應的多路器選擇移位寄存器中第3個D觸發器的輸出作為輸出，移位寄存器中第1個D觸發器的輸入對應的多路選擇器選擇移位寄存器中第7個D觸發器的輸出作為輸出，即反饋第7個D觸發器的輸出，使set一1的循環周期為7。所有輸出的脈沖如圖中P—n所示，將0°和180。相位時鐘連接到RS觸發器的置位端或復位端，90°和270。相位時鐘連接到RS觸發器的復位端或置位端，這樣在7個周期內，輸出時鐘翻轉4次，即輸出時鐘的2個周期長是輸入時鐘的7個周期長，因此，輸出時鐘是輸入時鐘的3.5分頻信號。本發明未詳細描述內容為本領域技術人員公知技術。權利要求1、基於延時鎖定環的可配置頻率合成電路，其特徵在於包括由鑑相器、控制器和可變延時鏈組成的延時鎖定環、由倍頻合成器和分頻合成器組成的頻率合成器、配置SRAM，參考時鐘和反饋時鐘經過鑑相器鑑相比較後輸出比較信號和鎖定信號，其中反饋時鐘由可變延時鏈對參考時鐘延時產生，比較信號和鎖定信號經過控制器處理後輸出控制電壓控制可變延時鏈產生N個相位時鐘輸出至頻率合成器，倍頻合成器在配置SRAM的控制下從N個相位時鐘中選擇M個相位時鐘控制倍頻合成器產生倍頻時鐘信號，，同時分頻合成器在配置SRAM的控制下從N個相位時鐘中選擇K個相位時鐘，K個相位時鐘經過窗口選擇控制分頻合成器產生分頻時鐘信號，其中M<N，K<N，N、M、K均為自然數。2、根據權利要求1所述的基於延時鎖定環的可配置頻率合成的電路，其特徵在於所述的可變延時鏈由N個緩沖器串聯組成，每個緩衝器包括兩個由NMOS管和PMOS管組成的CMOS反相器(31、32)和一個受控制電壓控制的可變電阻陣列(33)，其中第一個CMOS反相器(31)的NMOS管和PMOS管的漏極相連，柵極4妄輸入時鐘，NMOS管的源極接可變電阻陣列(33),PMOS管的源極接電源，第二個CMOS反相器(32)的NMOS管和PMOS管的漏極相連，柵極接第一CMOS反相器(31)的輸出，NMOS管的源極接地，PMOS管的源極接電源。3、根據權利要求1所述的基於延時鎖定環的可配置頻率合成的電路，其特徵在於所述的鑑相器由兩個D觸發器(43、44)、邏輯或非門(45)、邏輯與非門(46)、兩個緩衝器(41、42)、NMOS管(47)組成，反饋時鐘經緩衝器(41)緩衝後輸入至兩個D觸發器(43、44)的D端，參考時鐘一路經緩沖器(42)緩衝後輸入至D觸發器(44)的CLK端，另一路直接輸入至D觸發器(43)的CLK端，D觸發器(43)的Q端與D觸發器(44)的Q非端接在邏輯或非門(45)的輸入端，經邏輯運算後產生比較信號，D觸發器(43)的Q非端與D觸發器(44)的Q端接在邏輯與非門(46)的輸入端，經邏輯運算後控制NMOS管(47)產生鎖定信號。4、根據權利要求1所述的基於延時鎖定環的可配置頻率合成的電路，其特徵在於所述的倍頻合成器包括兩個N選M多路選擇器(53、54)、兩個多脈衝產生電路(51、52)和RS觸發器(55),配置SRAM控制N選M多路選擇器(53、54)對N個相位時鐘進行選擇，N選M多路選擇器(53)選擇的M個相位時鐘輸入至多脈沖產生電路(51)，多脈衝產生電路(51)在外部SET信號的控制下產生M個脈衝輸出至RS觸發器(55)的R端，N選M多路選擇器(54)選擇的M個相位時鐘輸入至多脈衝產生電路(52),多脈沖產生電路(52)在外部SET信號的控制下產生M個脈衝輸出至RS觸發器(55)的S端,RS觸發器(55)通過在不同時刻將Q端置零或置1產生倍頻信號，其中M<N,M、N為自然數。5、根據權利要求1所述的基於延時鎖定環的可配置頻率合成的電路，其特徵在於所述的分頻合成器包括K個N選1多路選擇器(71)、K個與N選1多路選擇器對應的單脈沖產生電路(72)、K位移位寄存器(73)和一個RS觸發器(74),配置SRAM控制K個N選1多路選擇器(71)對N個相位時鐘進行選擇，每個N選1多路選擇器(71)選擇1個相位時鐘輸入至對應的單脈衝產生電路(72),K個單脈衝產生電路(72)在K位移位寄存器(73)的控制下產生K個單脈衝，K個單脈衝的一部分輸出至RS觸發器(74)的R端，另一部分輸出至RS觸發器(74)的S端，RS觸發器(74)通過在不同時刻將Q端置零或置1產生分頻信號,其中K<N,K、N為自然數。6、根據權利要求5所述的基於延時鎖定環的可配置頻率合成的電路，其特徵在於K位移位寄存器由K個D觸發器(81)和K個K選1多路選擇器(82)組成，K個D觸發器(81)的CLK端接參考時鐘，第一個D觸發器(83)的S端通過反相器(84)接外部置位/復位信號，其餘K-1個D觸發器的R端直接接外部置位/復位信號，第一個D觸發器(83)的Q端連接到第二個D觸發器(85)的D端，第二D觸發器(85)的Q端連接第三個D觸發器(86)的D端，依此類推，第K-1個D觸發器的Q端連接第K個D觸發器(87)的D端，K個K選1多路選擇器(82)的輸入端接K個D觸發器(81)的Q端，控制端接配置SRAM,任一K選1多路選擇器(82)的輸出連接第一個D觸發器(83)的D端，其餘K-1個K選1多路選擇器(82)的輸出和第一個D觸發器(83)的Q端輸出作為K個單脈衝產生電路的控制信號。全文摘要基於延時鎖定環的可配置頻率合成電路，包括由鑑相器、控制器、可變延時鏈組成的延時鎖定環、由倍頻合成器和分頻合成器組成的頻率合成器、配置SRAM，鑑相器接收參考時鐘和反饋時鐘，經鑑相比較後輸出比較信號和鎖定信號，比較信號和鎖定信號經過控制器處理後輸出控制電壓控制可變延時鏈產生N個相位時鐘輸出至頻率合成器，倍頻合成器和分頻合成器在配置SRAM的控制下控制倍頻合成器中R/S觸發器的置位/復位時間產生倍頻時鐘信號，控制分頻合成器中R/S觸發器的置位/復位時間產生分頻時鐘信號。本發明電路結構簡單，通過改變內嵌配置SRAM中的碼流值，可以靈活改變頻率合成係數從而得到所需的分頻倍頻係數，可應用於現場可編程邏輯陣列中。文檔編號H03L7/16GK101478308SQ200910076330公開日2009年7月8日申請日期2009年1月13日優先權日2009年1月13日發明者張彥龍,張志權,文治平,慜王,雷陳申請人:北京時代民芯科技有限公司;中國航天時代電子公司第七七二研究所