形成柵極圖形的雙重曝光雙重抗蝕劑層工藝的製作方法

2023-09-22 09:30:10 2

專利名稱：形成柵極圖形的雙重曝光雙重抗蝕劑層工藝的製作方法
技術領域：
本發明涉及形成CMOS集成電路，尤其是平面CMOS電晶體的柵極電極。
背景技術：
眾所周知，強烈的動力驅使設計者們縮小CMOS集成電路的尺寸。較小尺寸的有益效果包括每面積上更多的邏輯門(即更多的功能度)每門更低的功率(隨面積成比例縮小)更快的器件速度，因此總體電路速度更快每功能較低的製造成本這些巨大的優點將繼續推動縮小尺寸的需要。目前，半導體製造業實際上都採用曝光波長短至139nm的光刻方法。
當集成電路的尺寸縮小到當前光刻技術解析度的極限時，一些嘗試被用來避開光刻術的限制。這些新型光刻方法包括波長大約為1nm的X射線光刻。
由於對於此波長沒有可應用的鏡頭，所以採用簡單的鄰近印刷術，這意味著掩膜圖形的尺寸與預期晶片圖形的尺寸相同。
在薄膜掩膜上製備極其精細的圖形是非常困難的，具有高的缺陷率以及高昂的成本。
電子束光刻具有非常短的波長以及潛在的極高解析度。不幸地，很難通過此設備獲得高產量。低產量，眾所周知，需要更多的設備以維持預期的產量，具有反映在增加的晶片成本中的增加的資本成本。
波長小於193nm的投影光刻，例如157nm或者超紫外(EUV)波長，其改善了當前設備的解析度。不幸地，應用此種技術的成本高昂，以至於在可以預見的未來中，不清楚它們是否可以應用於生產。
總之，這些新型光刻方法中的每一種都未能提供具有可接受總成本的製造解決方案。
為得到改善的圖形，一種完全不同的方法是採用常規光刻技術的多次曝光來獲得更高的解析度。近年來，在此領域進行了大量的工作。
這種方法的第一個實例是採用與Trim掩膜結合的交替相移掩膜，如最近的論文[M.Kling et al.，「Practicing extension of 248 DUV opticallithography using trim-mask PSM」，SPIE3679，pp.10-17(1999)]所述。在這裡，單層光致抗蝕劑被曝光兩次，首先通過交替相移掩膜(PSM)曝光然後通過Trim掩膜曝光。在雙重曝光之後，所述圖形通過常規光刻工藝顯影。採用Trim掩膜的第二次曝光用於去除來自PSM的不需要的圖像贗象。重要的是注意，當對單層光致抗蝕劑進行雙重曝光時，光學光刻的正常空間頻率限制仍然存在，即不可以通過這種技術使解析度變為原來的兩倍。
可以使解析度變為原來兩倍的雙重曝光的第二個實例，已被S.R.J.Brueck描繪出，[「There are no fundamental limits to opticallithography」，pp.85-109(Chapter 5)of International Trends in AppliedOptics，edited by A.H.Guenther，SPIE Press，2002]。
注意到這個處理的順序是重要的，兩個抗蝕劑層被獨立地構圖，並且由此可以使圖形的空間頻率變為原來的兩倍。在他們的實例中，雙層抗蝕劑中的一層通過1∶3的線間距圖形曝光，並且然後，在第一個圖形被顯影之後，採用緩衝層以覆蓋第一抗蝕劑的表面形貌，並且增加一層新的抗蝕劑。然後將所述圖形移動半個柵距(pitch)，並曝光這一層新的抗蝕劑。這種新的材料抬高了成像表面的水平面，因此必須適宜地調整聚焦平面。在形成所述抗蝕劑圖形後，採用這兩組經過顯影的抗蝕劑結構作為掩膜以便構圖目標薄膜。本工作的重點是獲得與單次曝光的方法相比具有其兩倍密度的圖形。本論文提供了構圖掩膜以及進行蝕刻的有用工具，但局限於不發生相互作用的兩個分離圖形。
在常規技術中，CMOS器件由一些圖形層構成，其中的大多數都與本發明無關。對於本發明最重要的圖形層中的一個，用於定義電晶體柵極，並且由於這一層典型地由多晶矽材料構成，所以該層通常稱為「多晶(Poly)」圖形。在未來的工藝中，多晶矽材料可以被新材料，例如矽化物或金屬，所替代，並且本發明可易於擴展從而將我們的方法應用於這些柵極圖形之中。所述多晶圖形的質量對於高速器件至關重要，並且本發明將展示出怎樣定義高質量的圖形。
為了表達出本發明所提及的問題，我們僅考慮此CMOS電路多個層中的三個多晶，有源區域以及接觸孔。這些層對於CMOS電路設計領域的技術人員來說將是非常熟悉的。多晶圖形的不同部分執行不同的功能。「多晶柵極」區域被定義為那些經過「有源區域」層的多晶線，並因此形成電晶體。「多晶互連」區域包括有源區域外的多晶線，並簡單地作為導線使用。「接觸接合焊盤」區域通常比互連線以及柵極線稍微寬一點，由於分離的接觸孔圖形必須接合在這個焊盤上，即使在接觸與多晶圖形之間存在一些重疊誤差。
眾所周知，為獲得高速電路，對「多晶柵極」區域的控制是非常重要的。尤其是，柵極的線寬偏差將造成電晶體的速度偏差，電晶體的速度偏差會擾亂預期的總體電路時序和性能。
多晶柵極中需控制的最困難部分的其中之一是接近接觸焊盤的區域。圖1示出了這個問題，其中圖1A示出了理想設計，而圖1B示出了由於衍射所導致的實際尺寸。圖1A中多晶線100以具有由線12表示的線寬的理想結構從左端延伸至右端。圖1B中示出的多晶柵極的實際線寬在接近接合焊盤的區域中寬得多，這基本上是由於不能印刷出銳的拐角所導致的。圖1B中的線112比圖1A中的理想線12寬得多。
緩解此問題的一個簡單途徑是將接觸接合焊盤從有源區域移開，這樣當多晶線成為柵極時會得到好的控制。但是這種解決方案是非常昂貴的，因為它會增加電路的尺寸，並且當其在具有百萬個柵極的VLSI電路中重複時，將會造成晶片尺寸的大大增加。增加的晶片尺寸成本更加昂貴的兩個原因是每晶片的晶片數量將減少，以及較大的晶片將更易於受晶片上的缺陷影響。
本發明將公開通過採用新型雙重曝光方法來縮小CMOS設計的方法，新型雙重曝光方法可直接解決柵極線寬變化的問題。

發明內容
本發明涉及一種在有益於IC的薄膜的單層，例如多晶柵極層中，形成兩組不同形狀的方法。
本發明的一個特徵在於將曝光分離為用於多晶線圖形(電晶體柵極和局部互連)的第一圖形和用於多晶接觸焊盤的第二圖形。
本發明的另一特徵在於抗蝕劑的第一圖形的曝光以及顯影，留下具有第一形狀(柵極)並隨後在第一步中將被蝕刻為薄硬掩膜的一組抗蝕劑方塊；接著是具有第二組形狀(接觸焊盤)的第二層抗蝕劑的澱積以及曝光。最終蝕刻的多晶圖形通過硬掩膜形狀與抗蝕劑形狀的組合得到。


圖1A，1B和1C分別示出了理想的圖形組合，實際曝光區域的模擬和根據本發明的模擬。
圖2A和2B分別示出了布爾加和布爾減的組合。
圖2C示出了根據本發明的柵極與柵極焊盤的組合。
圖3A至3D示出了將兩個柵極層圖形轉移到多晶柵極層的步驟。
圖4A至4C示出了將兩個圖像轉移到硬掩膜，並且然後轉移到多晶柵極層的步驟。
具體實施例方式
本領域的技術人員早已懂得通過兩次或多次曝光在集成電路中構建結構時，不可避免地存在曝光之間的對準誤差，對準誤差必須通過設計比典型的曝光誤差大的圖像間的重疊來進行補償，從而即使在對準誤差最嚴重的情況下也可形成足夠質量的圖像，例如具有導電材料的連續條帶的圖像。如果僅有一個圖像，這種方法典型地使特徵在最終結構中的尺寸要比它本來的尺寸大。
因此，由於抗蝕劑中的衍射效應或者非線性效應，當曝光的光致抗蝕劑材料與預期的結果不一致時，光學工程師憑藉經驗調整掩膜以抑制或加強入射到光致抗蝕劑設定部分的光子的量。
圖1A示出了SRAM(靜態隨機存取存儲器電路)的一部分的(理想)預期結果的實例，所述部分具有作為場效應電晶體的柵極電極的水平線100以及與線100一起作為柵極電極的接觸焊盤的長方形20。
圖1B示出了在所述掩膜上常規實踐所採用的圖像的輪廓110。位於柵極長方形100′的四個角上的凸出物102是對掩膜的經驗性調整，其不希望被印刷。曲線110示出了顯影的抗蝕劑的模糊的輪廓，其中細節例如凸出物都丟失了，但是在箭頭112所指示的區域中，柵極電極比預定的結果寬很多。圖1A示出了線12的預定寬度。標號130表示圖1A中示出的方塊20的結果。短劃線135對應於沒有被複製到圖1B中的方塊20的直線。此種預期圖像的變形會影響柵極寬度的臨界尺寸以及跨晶片線寬變化，這對最終電路的運行速度至關重要。柵極寬度控制不足的基本原因是在柵極線與接觸焊盤的交接部分的拐角不銳，這是由常規光刻工藝解析度的限制造成的。
圖1C示出了根據本發明在兩個不同層中圖像的兩次分開曝光的PROLITH模擬結果；即圖1A中的線100以及方塊20被分別地曝光。香腸形曲線110′被變形，但是按照設計者已經習慣的可以預見的情形變形。尤其，變形是圖像的變短，其最重要的是使寬度115恆定不變。在掩膜中，長度的任何縮小隻要能夠被預見都可獲得補償。圓形132表示方塊20變形的結果。標號135表示方塊29的預定結果，如圖1B中所示。
曝光的分離可以消除柵極寬度定義的不足，這是與圖1B的現有方法有關的問題。此外，圓形132在線110′沒有變形的情況下與線110′相交。
這樣，這兩次曝光的相交，根據本發明，可以得到高質量的柵極圖形，具有柵極線與接觸焊盤之間的銳的拐角。最終，獲得非常均勻的柵極線寬，從而得到高質量的電柵極均勻性。
尺寸隨時間推移而日益縮小，光刻領域的工作人員必須採用不同的途徑進行折中。所引用的Ebihara等人的論文闡釋了一種方法，其意味一個減少獨立的線的相關領域，在理解上他們在集成電路中形成不相互作用並且應該是彼此相互隔離的結構。
本發明的一方面是在所引論文的範圍之外應用布爾分析將整個柵極層圖形(多晶矽或等效材料)分離為柵極層圖形的第一部分以及柵極層圖形的第二部分，所述兩個部分將被運用於分離光致抗蝕劑層。
圖2A示出了一個附加過程，通過兩個抗蝕劑形狀210與220相互重疊配置的布爾「或」，很好地適用於圖像在被分開地曝光和顯影的分離的光致抗蝕劑層中曝光的情況，然後同時採用它們作為掩膜來蝕刻柵極材料。形狀230示出了或處理的結果。
圖2B示出了相關過程，通過相同的兩個抗蝕劑形狀210與220處於相同配置的布爾「與」，很好地適用於第一圖像被曝光並被蝕刻到硬掩模中的工藝，之後第二圖像被曝光並被蝕刻到硬掩模中，形成僅是兩個形狀的重疊(與)的形狀240。
圖2C示出了簡化的形狀250與260的或作用，其代表柵極接觸焊盤250與柵極多晶線260的交叉。結果，隨著由衍射產生的樣式變形，形狀255與形狀265結合到一起。或結果是兩個形狀的外部周邊。作為結果，柵極多晶線的柵極寬度267恆定不變，不具有圖1B中實例的寬度增加。
圖3示出了其後是同時蝕刻的順序顯影的簡化步驟序列。
作為初始步驟，多晶柵極層的最終圖形(稱為柵極層圖形)被分離成布爾形狀，包括柵極和接觸焊盤。這個分離可通過柵極層的一些表示(representation)，例如存儲在計算機中的表示或者在紙上列印出的直觀表示，來完成。形狀中的其中一個稱為柵極圖形的第一部分，形狀中的另一個稱為柵極圖形的第二部分。柵極加上互連稱為多晶線部分，以及用於柵極接觸的焊盤稱為多晶焊盤部分。分離可以被併入到電路布圖軟體中或者，若果不具有這種軟體，可以手動執行。
圖3A示出了其上具有多晶矽柵極層20的襯底10。增透層30支撐著已顯影的光致抗蝕劑35的三個島，其中光致抗蝕劑35採用第一柵極層圖形，例如柵極，曝光並常規地顯影。
圖3B示出了硬化島35的結果，通過氧化島35，使其轉變為耐剝離化學物質的狀態，由標號35′表示。第二增透層40也用於為第二抗蝕劑45平面化表面，其中第二抗蝕劑45通過第二柵極層圖形，例如柵極焊盤，曝光並顯影。
圖3C示出了對兩個增透層30和40的蝕刻，蝕刻對已顯影的抗蝕劑島35′和45具有選擇性。注意在抗蝕劑島35′和45重疊的地方，是由抗蝕劑35′和45所定義的兩個區域的或作用的結果。
圖3D示出了蝕刻多晶柵極圖形層的結果。注意兩個圖形層35′和45重疊，所以六個光致抗蝕劑島形成了用於定義多晶20中的圖形的四個掩膜區域。
圖4示出了一種採用布爾減法過程構圖柵極層的方法。
圖4A示出了襯底10的一個相似區域，多晶層20，硬掩膜25以及經曝光並構圖具有將露出硬掩膜25中的區域的兩個孔的光致抗蝕劑135。在這一系列附圖中，層135表示了光致抗蝕劑以及正在使用的任何增透層。
圖4B示出了在蝕刻硬掩膜25以及在第二層光致抗蝕劑145上構圖形成兩個孔之後的同一區域。
圖4C示出了硬掩膜25的第二次蝕刻結果，剝離光致抗蝕劑145並利用硬掩膜25蝕刻多晶層20以形成三個孔。注意在圖4A與4B中的四個光致抗蝕劑孔中的兩個是相鄰的並已合併以形成更大的孔，並且在實例中所採用的光致抗蝕劑是負性的。之所以採用負性抗蝕劑是因為使用了硬掩膜。
雖然本發明是跟據一個優選實施例進行描述的，但是本領域的技術人員將會認識到本發明可以在下述權利要求的精神和範圍內以多種形式來實踐。
權利要求
1.一種形成平面場效應電晶體的方法，包括以下步驟提供半導體襯底；在所述半導體襯底的頂表面上形成柵極介質層；形成設置在所述柵極介質層上的柵極層；形成第一圖形層，用於接收柵極層圖形的第一部分；提供所述柵極層圖形的所述第一部分並通過所述柵極層圖形的所述第一部分構圖所述第一圖形層；在所述第一圖形層之上形成平面化層；在所述平面化層上形成第二圖形層，用於接收柵極層圖形的第二部分，其中所述柵極層圖形的所述第二部分與所述柵極層圖形的所述第一部分結合以形成所述柵極層圖形；通過所述柵極層圖形的所述第二部分構圖所述第二圖形層；利用所述第一圖形層和第二圖形層作為掩膜蝕刻所述柵極層，由此通過所述柵極層圖形構圖所述柵極層；以及完成所述電晶體。
2.根據權利要求1的方法，其中所述第一圖形層由光致抗蝕劑組成。
3.根據權利要求1的方法，其中所述第一圖形層是由硬掩膜層和在所述硬掩膜層之上的光致抗蝕劑層組成的複合層。
4.根據權利要求1的方法，其中所述第二圖形層由光致抗蝕劑組成。
5.根據權利要求1的方法，其中所述第二圖形層是由硬掩膜層和在所述硬掩膜層之上的光致抗蝕劑層組成的複合層。
6.根據權利要求1的方法，其中所述平面化層是硬掩膜以及所述第二圖形層由光致抗蝕劑組成。
7.根據權利要求1的方法，其中所述提供所述柵極層圖形的所述第一部分的步驟包括將柵極層圖形的表示分離為包含至少一個柵極的所述柵極層圖形的所述第一部分以及包含至少一個柵極焊盤的所述柵極層圖形的所述第二部分。
8.根據權利要求7的方法，其中所述第一圖形層由光致抗蝕劑組成。
9.根據權利要求7的方法，其中所述第一圖形層是由硬掩膜層和在所述硬掩膜層之上的光致抗蝕劑層組成的複合層。
10.根據權利要求7的方法，其中所述第二圖形層由光致抗蝕劑組成。
11.根據權利要求7的方法，其中所述第二圖形層是由硬掩膜層和在所述硬掩膜層之上的光致抗蝕劑層組成的複合層。
12.根據權利要求7的方法，其中所述平面化層是硬掩膜以及所述第二圖形層由光致抗蝕劑組成。
13.一種在集成電路中形成層的方法，包括以下步驟提供半導體襯底；在所述半導體襯底的頂表面上形成柵極介質層；形成設置在所述柵極介質層上的柵極層；在所述柵極層上形成硬掩膜；形成第一圖形層，用於接收柵極層圖形的第一部分；提供所述柵極層圖形的所述第一部分並通過所述柵極層圖形的所述第一部分構圖所述第一圖形層；蝕刻所述硬掩膜並剝離所述第一圖形層；在所述平面化層上形成第二圖形層，用於接收柵極層圖形的第二部分，其中所述柵極層圖形的所述第二部分與所述柵極層圖形的所述第一部分結合以形成所述柵極層圖形；通過所述柵極層圖形的所述第二部分構圖所述第二圖形層；蝕刻所述硬掩膜並剝離所述第二圖形層；利用所述硬掩膜蝕刻所述柵極層，由此通過所述柵極層圖形構圖所述柵極層。
14.根據權利要求13的方法，其中所述第一圖形層由光致抗蝕劑組成。
15.根據權利要求13的方法，其中所述第二圖形層由光致抗蝕劑組成。
16.根據權利要求13的方法，其中所述提供所述柵極層圖形的所述第一部分的步驟包括將柵極層圖形的表示分離為包含至少一個柵極的所述柵極層圖形的所述第一部分以及包含至少一個柵極焊盤的所述柵極層圖形的所述第二部分。
全文摘要
一種形成平面CMOS電晶體的方法，將形成柵極層的步驟劃分為第一步，通過柵極層圖形的第一部分構圖抗蝕劑層，然後通過柵極圖形蝕刻多晶矽。第二步，通過柵極焊盤和局部互連的圖像構圖第二抗蝕劑層，然後通過柵極焊盤和局部互連的圖形蝕刻多晶矽，由此減少衍射的次數以及其它來自不同曝光區域的串擾。
文檔編號H01L21/28GK101034672SQ20071008473
公開日2007年9月12日 申請日期2007年2月28日 優先權日2006年3月7日
發明者T·A·布倫納, L·W·利布曼, J·A·卡爾普 申請人:國際商業機器公司