開關電容器電路的離散時間運算跨導放大器的製作方法

2023-09-22 20:49:05 2

專利名稱：開關電容器電路的離散時間運算跨導放大器的製作方法
技術領域：
概括地說，本發明涉及電子設備，具體地說，涉及運算跨導放大器(0ΤΑ)。
背景技術：
OTA是接收輸入電壓並且提供輸出電流的電路。OTA可以用於開關電容器電路以及其它電路。開關電容器電路是當開關打開和閉合時通過將電荷傳送到電容器內部以及將電荷從電容器傳送出，來執行離散時間信號處理的電路。OTA通常用作用於在開關電容器電路中進行充電和放電的放大器。開關電容器電路的傳送功能可以基於電容器大小的比例來定義，這與集成電路(IC)中的絕對電容器大小相比，可以更準確地實現。可以在互補金屬氧化物半導體(CMOS)中實現OTA以獲得小尺寸和低功耗。然而，如果使用低壓小几何尺寸的CMOS工藝來實現0ΤΑ，那麼OTA可能具有較小的增益和較小 的輸出信號。該較小的增益可能導致電荷傳送不準確，並且較小的輸出信號擺幅可能限制開關電容器電路的動態範圍。因此，在本領域中需要一種具有大增益和大輸出信號擺幅的OTA。

發明內容
在本文中描述了具有大增益和大輸出信號幅度的離散時間0ΤΑ。離散時間OTA是接收輸入電壓並且提供輸出電流脈衝的電路。離散時間OTA可以模仿並替換開關電容器電路中的傳統的OTA (該傳統的OTA接收輸入電壓並且提供輸出電流)。與傳統的OTA相比，離散時間OTA可以提供如下所述的某些優點。在示例性的設計中，離散時間OTA可以包括鍾控比較器和輸出電路。鍾控比較器可以接收輸入電壓並且提供數字比較器輸出。輸出電路可以接收數字比較器輸出並且提供電流脈衝。輸出電路可以基於數字比較器輸出檢測輸入電壓的符號的改變，並且可以在檢測到輸入電壓的符號的改變時減小電流脈衝的幅度。輸出電路還可以生成具有與輸入電壓的極性相反的極性的電流脈衝。可以以如下所述的方式實現鍾控比較器和輸出電路。離散時間OTA可以用於開關電容器電路和其它應用。下面進一步詳細描述本發明的各個方面和特徵。


圖I示出了離散時間OTA的示例性設計。圖2A示出了開關電容器電路的示例性設計。圖2B示出了開關電容器電路的控制信號的時序圖。圖3A和圖3B分別示出了具有傳統的OTA和離散時間OTA的開關電容器電路的信號圖。圖4示出了鍾控比較器的示例性設計。圖5示出了離散時間OTA中的控制邏輯單元的示例性設計。
圖6示出了說明比較器控制電路的操作的過程。圖7示出了說明驅動強度控制電路的操作的過程。圖8示出了輸出驅動器控制電路的示例性設計。圖9示出了輸出驅動器的示例性設計。圖10示出了無線通信設備的示例性設計。圖11示出了用於操作離散時間OTA的過程的示例性設計。
具體實施例方式本文所使用的「示例性」 一詞用於表示「用作示例、例子或例證」。本文描述為「示例性」的任何設計不必解釋為相對於其它設計是優選的或更具優勢。 圖I示出了離散時間OTA 100的示例性設計的框圖，該離散時間0TA100可以用於開關電容器電路和其它電路。在圖I中所示的示例性設計中，離散時間OTA 100包括鍾控比較器110和數控輸出電路120。比較器110接收差分輸入電壓Vin，並且當被來自輸出電路120的比較器時鐘啟用時檢測Vin電壓的符號。比較器110提供包括C0MP_P和C0MP_N信號的互補數字比較器輸出。比較器110還可以基於來自輸出電路120的斷電信號被斷電。在圖I所示的示例性設計中，輸出電路120包括耦合到輸出驅動器140的控制邏輯單元130。控制邏輯單元130控制比較器110和輸出驅動器140的操作以獲得針對離散時間OTA 100的期望性能。控制邏輯單元130接收來自比較器110的C0MP_P和C0MP_N信號以及時鐘(CLK)信號，並且生成針對比較器110的比較器時鐘和斷電信號，如下所述的。控制邏輯單元130還生成針對輸出驅動器140的一組驅動控制信號。輸出驅動器140接收驅動控制信號，並且提供包括電流脈衝的差分輸出電流lout。下面進一步詳細描述比較器110、控制邏輯單元130和輸出驅動器140的設計和操作。圖2A示出了包括OTA 230的開關電容器電路200的示例性設計的框圖。在開關電容器電路200中，開關212具有接收輸入信號Sin的一個端子以及耦合到節點A的另一個端子。開關214具有耦合到節點A的一個端子和耦合到電路接地端的另一個端子。電容器216耦合在節點A與節點B之間。開關218具有耦合到節點B的一個端子以及耦合到電路接地端的另一個端子。開關220具有耦合到節點B的一個端子以及耦合到OTA 230的反相輸入端的另一個端子。OTA 230的非反相輸入端耦合到電路接地端。電容器222耦合在OTA 230的反相輸入端和輸出端之間。電容器224耦合在電路接地端與OTA 230的輸出端之間，這提供了輸出信號Vout。OTA 230可以使用圖I中的離散時間OTA 100來實現。開關212和218由Pl控制信號來控制，並且開關214和220由P2控制信號來控制。為了簡單起見，圖2A示出了開關電容器電路200的單端設計。對於差分設計，圖2A中的開關和電容器可以被複製並且用於互補信號路徑，該互補信號路徑可以接收互補輸入信號並且提供互補輸出信號。圖2B示出了針對圖2A中的開關電容器電路200的開關的Pl和P2控制信號的時序圖。Pl和P2信號可以基於CLK信號生成，如圖2B的頂部所示。開關212和218在Pl信號處於邏輯高的第一階段Φ1期間被啟用，並且在剩餘時間被禁用。開關214和220在P2信號處於邏輯高的第二階段Φ2期間被啟用，並且在剩餘時間被禁用。第一和第二階段是非重疊的，如圖2B所示。開關電容器電路200以如下方式操作。在第一階段期間，開關212和218閉合，開關214和220打開，並且通過Sin信號給電容器216充電。如果Sin信號是正的，則電容器216被充正電壓，這是因為節點B是接地的。在第二階段期間，開關212和218打開，開關214和220閉合，並且電容器216上的電荷被傳輸到電容器222。當開關214和220閉合時，節點B處的電壓是負的，這是因為節點A是接地的並且Sin信號在先前的階段為正。OTA 230檢測反相輸入端處的相對於非反相輸入端處的零伏特(OV)的輸入電壓Vin，並且提供Iout電流。具體地說，如果檢測到的Vin電壓小於OVJU OTA 230生成正Iout電流以給電容器216和222充電，並且如果檢測到的Vin電壓大於0V，則0TA230生成負Iout電流以給電容器216和222放電。Vin電壓在穩態時應當建立(settle)在OV附近，並且Iout電流應當建立到O。如果Sin信號為負，則互補動作發生。圖3A示出了開關電容器電路200的各個信號的圖形，其中，0TA230是使用接收模擬輸入電壓並且提供模擬輸出電流的傳統的OTA實現的。為了清楚起見，圖3A示出了針 對Sin信號為正的情況的各個信號。首先，使用Sin信號對圖2A中的電容器216進行充電以達到正電壓。在時間T0，開關214和220閉合，並且由於電容器216上的電壓，因此Vin電壓突然下降為負。來自傳統的OTA的Iout電流與Vin電壓有關，並且可以給出為Iout=-gm · Vin，其中，gm是傳統的OTA的跨導。傳統的OTA在時間TO提供較大的Iout電流，該電流給電容器216和222充電並且使Vout電壓增加。隨著電容器216上的負電荷被傳輸到電容器222，Vin電壓慢慢增加並且接近0V。隨著Vin電壓接近OV，Iout電流慢慢減小並且接近零。隨著Vin和Iout接近零，Vout電壓漸近地達到穩態電壓。圖3B示出了開關電容器電路200的各個信號的圖形，其中，OTA 230是使用接收模擬輸入電壓並且提供輸出電流脈衝的離散時間OTA 100實現的。圖3B還示出了比較器110的比較器時鐘。當比較器時鐘處於邏輯低時，比較器110被禁用，當比較器時鐘處於邏輯高時，比較器110被啟用。為了清楚起見，圖3B示出了針對Sin信號為正的情況的各個信號。首先，使用Sin信號對圖2A中的電容器216進行充電以達到正電壓。在時間T0，開關214和220閉合，並且由於電容器216上的電壓，因此Vin電壓突然下降為負。在與比較器時鐘的前沿相應的時間Tl時，離散時間OTA檢測信號Vin的符號。在時間T2，也就是符號檢測之後的較短延遲處，由於Vin信號為負，因此離散時間OTA提供正電流脈衝。該電流脈衝為電容器216和222充電並且使Vin和Vout電壓都增加。Iout電流上脈衝被比較器110的輸出觸發，比較器110的輸出是由比較器時鐘的上升沿在某一延遲之後觸發的。Iout電流回到零，其中，Iout電流自身的定時獨立於比較器時鐘。在與比較器時鐘的下一個上升沿相應的時間T3時，離散時間OTA再次檢測Vin信號的符號。在時間T4,由於Vin信號為負，因此離散時間OTA提供正電流脈衝。該電流脈衝進一步為電容器216和222充電並且使Vin和Vout電壓都增加。此後，Iout電流回到零。在與比較器時鐘的下一個上升沿相應的時間T5時，離散時間OTA再次檢測Vin信號的符號。在時間T6,由於Vin信號為負，因此離散時間OTA提供正電流脈衝。該電流脈衝進一步為電容器216和222充電並且使Vin和Vout電壓都增加。此後，Iout電流回到零。在時間T7，離散時間OTA再次檢測Vin信號的符號，並且在時間T8時，由於Vin信號為正，因此該離散時間OTA提供負電流脈衝。該電流脈衝為電容器216和222放電並且使Vin和Vout電壓都減小。此後，Iout電流回到零。在時間T9，離散時間OTA再次檢測Vin信號的符號，並且在時間TlO時，由於Vin信號為負，因此該離散時間OTA提供正電流脈衝。該電流脈衝為電容器216和222充電並且使Vin和Vout電壓都增加。此後，Iout電流回到零。在時間Tll時，離散時間OTA再次檢測Vin信號的符號，並且在時間T12時，由於Vin信號小於預定值和/或電流脈衝的幅度減小為零，因此該離散時間OTA提供零電流脈衝。現在，Vin和Vout電壓處於穩態。如圖3B所示，離散時間OTA使用比較器110檢測Vin電壓的符號/極性。離散時間OTA應用極性與Vin電壓的極性相反的電流脈衝。此外，由於對於Vin電壓的每個零交叉而言，針對每個脈衝的電流量減少，因此Vin電壓收斂於零。圖3B示出了離散時間OTA的各個特徵。首先，離散時間OTA基於比較器時鐘操作，在一個時鐘階段期間檢測Vin信號的符號，並且提供電流脈衝。其次，離散時間OTA可以提供具有不同的幅度並且具有基於Vin電壓的極性確定的極性的電流脈衝。在圖3B中所示的一個設計中，不論Vin電壓何時改變符號，即，不論何時針對Vin電壓檢測到零交叉，電流 脈衝的幅度都減小。還可以使電流脈衝的幅度取決於Vin電壓的幅度，和/或可以以其它方式來調整電流脈衝的幅度。這可以通過以下方式來實現JfVin電壓量化為多個水平中的一個(而不是僅正或負電壓這兩個水平)並且基於量化後的Vin電壓水平來設置電流脈衝的幅度。圖3A和圖3B分別示出了針對傳統的OTA和離散時間OTA的Sin信號為正的情況。對於負Sin信號而言，這些OTA以互補的方式操作。圖4示出了圖I中的離散時間OTA 100中的鐘控比較器110的示例性設計的示意圖。在該示例性的設計中，鍾控比較器Iio包括前置放大器410和鍾控鎖存器450。前置放大器410接收並放大Vin電壓，並且提供經放大的電壓Vamp。當被比較器時鐘啟用時，鎖存器450進一步放大Vamp電壓，並且提供C0MP_P和C0MP_N信號。在圖4中所示的示例性設計中，前置放大器410包括串聯耦合的兩個放大器級412a和412b。每一個放大器級412包括使用N溝道金屬氧化物半導體(NMOS)電晶體422和424形成的差分對414。電晶體426和428被分別耦合在較高的電源Vdd與NMOS電晶體422和424的漏極之間。電阻426和428用作差分對414的負載。電流源420具有耦合到NMOS電晶體422和424的源極的一個端子以及耦合到較低的電源Vss的另一個端子。第一放大器級412a中的NMOS電晶體422a和424a具有其接收差分Vin電壓的柵極以及其耦合到第二放大器級412b中的NMOS電晶體422b和424b的柵極的漏極。NMOS電晶體422b和424b在其漏極處提供了差分Vamp電壓。在圖4中所示的示例性設計中，鎖存器450包括兩個交叉耦合在一起的反相器460a和460b。每一個反相器460是使用P溝道金屬氧化物半導體(PM0S)462和NMOS電晶體464形成的。MOS電晶體462a和464a的柵極耦合到節點F並且耦合到MOS電晶體462b和464b的漏極。MOS電晶體462b和464b的柵極耦合到節點E並且耦合到MOS電晶體462a和464a的漏極。NMOS電晶體466a和466b具有其從前置放大器410接收差分Vamp電壓的柵極以及其分別耦合到NMOS電晶體464a和464b的源極的漏極。NMOS電晶體468具有其接收比較器時鐘的柵極、其耦合到Vss的源極、以及其耦合到NMOS電晶體466a和466b的源極的漏極。NMOS電晶體470具有耦合到匪OS電晶體466a的漏極的一個源極/漏極終端、耦合到NMOS電晶體466b的漏極的另一個源極/漏極終端，以及其耦合到Vdd的柵極。PMOS電晶體472a和472b具有其接收比較器時鐘的柵極、其耦合到Vdd的源極以及其分別耦合到節點E和F的漏極。反相器474a和474b具有其分別耦合到節點E和F的輸入端、以及其分別提供C0MP_P和C0MP_N信號的輸出端。前置放大器410以如下方式操作。通過第一放大器級412a對Vin電壓進行放大，並且通過第二放大器級412b對其進一步放大以獲得具有期望增益的Vamp電壓。可以通過斷開電流源420a和420b來使放大器級412a和412b斷電。鎖存器450以如下方式操作。當比較器時鐘處於邏輯低(或者「O」)時，PMOS電晶體472a和472b打開，節點E和F被拉至Vdd，並且C0MP_P和C0MP_N信號處於邏輯低。NMOS電晶體468也關閉，並且反相器460a和460b被禁用。相反，當比較器時鐘處於邏輯高(或者「I」)時，PMOS電晶體472a和472b關閉，NMOS電晶體468打開，並且通過NMOS電晶體466a和466b來對Vamp信號進行採樣。交叉稱合的反相器460a和460b通過正反饋 將Vamp信號進一步放大為滿幅邏輯水平。可以包括NMOS電晶體470以減小孔徑時間，該孔徑時間是鎖存器的輸入可能影響鎖存器的輸出的時間段。圖4示出了鍾控比較器110的示例性設計，該鐘控比較器也可以以其它方式來實現。例如，可以使用更少或更多的放大器級來實現前置放大器410，或者可以省略前置放大器410。可以使用本領域已知的其它設計來實現鎖存器450。圖5示出了圖I中的離散時間OTA 100內的控制邏輯單元130的示例性設計的框圖。在該示例性的設計中，控制邏輯單元130包括比較器控制電路510、驅動強度控制電路520和輸出驅動器控制電路530。比較器控制電路510接收CLK信號、來自比較器110的C0MP_P和C0MP_N信號、來自驅動強度控制電路520的完成信號、以及來自輸出驅動器控制電路530的驅動控制信號。比較器控制電路510生成針對比較器110的比較器時鐘。驅動強度控制電路520接收CLK信號以及C0MP_P和C0MP_N信號，並且生成針對比較器控制電路510的完成信號和針對輸出驅動器控制電路530的驅動強度信號。該完成信號指示Vout電壓已經達到穩態。當檢測到Vin電壓的最後一個零交叉時，該完成信號轉換為邏輯高，使得比較器控制電路510不再啟用比較器110。驅動強度信號指示電流脈衝的期望幅度。輸出驅動器控制電路530接收C0MP_P和C0MP_N信號以及驅動強度信號，並且生成針對輸出驅動器140的驅動控制信號。該驅動控制信號打開輸出驅動器140內的一個或多個輸出級以獲得具有期望幅度的電流脈衝。圖6示出了說明圖5中的比較器控制電路510在一個CLK信號的周期期間的操作的過程600的示例性設計。首先，將比較器時鐘設置為邏輯低以禁用比較器110 (方框612)。確定CLK信號是否處於邏輯高(方框614)。如果CLK信號處於邏輯低，則該過程返回方框612。否則，如果CLK信號處於邏輯高，則將比較器時鐘設置為邏輯高以啟用比較器110 (方框 616)。然後，比較器控制電路510等待C0MP_P和C0MP_N信號轉換為邏輯高，邏輯高指示比較器110檢測到正Vin電壓或者負Vin電壓(方框618)。當在C0MP_P或C0MP_N信號上檢測到邏輯高時，將比較器時鐘設置為邏輯低以禁用比較器110 (方框620)。然後，t匕較器控制電路510等待設置驅動控制信號(方框622)並且等待開關電容器電路建立(方框624)。在一個設計中，對於方框622和624而言，比較器控制電路510可以等待預定的時間量。可以由延遲電路來提供該預定的時間量，該延遲電路可以使用一組串聯耦合的反相器來實現。輸出驅動器控制電路530中的脈衝發生器的輸出可以用於檢測驅動控制信號或者其可以被併入到下面所描述的方案的延遲中。可以通過分配與開關電容器電路的預期的建立時間相比更長的預定延遲來考慮開關電容器電路的建立。方框616-624針對一個比較器時鐘周期。確定完成信號是否被確認為邏輯高(方框626)。如果未對完成信號做出確認，則過程返回方框616，並且將比較器時鐘設置為邏輯高以啟用比較器110。否則，如果對完成信號做出確認，則該過程終止。雖然在圖6中出於簡化的目的而未示出，但是當CLK信號轉換為邏輯低時，可以將比較器時鐘設置為邏輯低以禁用比較器110，並且該過程終止。圖6示出了控制比較器110的操作的示例性設計。在該示例性的設計中，控制邏輯單元130可以「自振蕩」，直到對完成信號做出確認為止，因此可以不需要額外的時鐘。可以基於比較器110的操作生成比較器時鐘，並且比較器時鐘可以具有可變的持續時間。也可以以其它方式來控制比較器110的操作。在另一個設計中，比較器時鐘可以具有固定的·頻率，該固定的頻率可以是CLK頻率的整數倍。在該設計中，可以基於C0MP_P或C0MP_N信號和/或其它信號來對比較器時鐘設置門限。圖7示出了說明圖5中的驅動強度控制電路520在一個CLK信號周期期間的操作的過程700的示例性設計。圖I中的輸出驅動器140針對K個不同的電流脈衝幅度可以具有K個驅動強度水平，其中，K可以是一或者更大。K對驅動強度信號可以用於這K個驅動強度水平，針對每一個驅動強度水平有一對驅動強度信號。每一對驅動強度信號包括(i)可以被設置為邏輯高以指示應當生成具有第k個幅度水平的正電流脈衝的ENB_P(k)信號，以及(ii)可以被設置為邏輯高以指示應當生成具有第k個幅度水平的負電流脈衝的ENB_N(k)信號，其中，k e {1，...，K}。在任何給定的時候，ENB_PW至ΕΝΒ_Ρ(Κ)信號中的至多有一個可以被設置為邏輯高。類似地，在任何給定的時候，在ΕΝΒ_Ν(1)至ΕΝΒ_Ν(Κ)信號中至多有一個可以被設置為邏輯高。首先，將用於指示當前驅動強度的索引k設置為針對最大驅動強度的K (方框712)。將完成信號初始化為邏輯低並且將初始信號設置為邏輯高(方框712)。將ENB_P(k)至ENB_N(k)信號設置為邏輯高(同樣是方框712)。然後，無論何時檢測到Vin電壓的符號的改變，執行循環以調整驅動強度。驅動強度控制電路520等待C0MP_P或C0MP_N信號轉換為邏輯高，邏輯高指示比較器110檢測到正Vin電壓或者負Vin電壓(方框714)。然後，確定初始信號是否處於邏輯高(方框716)。如果答案為「是」，則這指示第一循環迭代，然後將初始信號設置為邏輯低(方框718)，並且該過程前進至方框724。針對第一迭代不處理方框720和722。否則，如果在方框716中確定初始信號未處於邏輯高,則然後確定Vin電壓的符號是否改變(方框720)。這可以通過確定當前的C0MP_P值是否等於先前的C0MP_P值來實現。對於除了第一迭代以外的每一個後續的循環迭代，不論何時檢測到Vin信號的符號的改變，都將先前的C0MP_P值設置為當前的C0MP_P值。如果Vin電壓的符號未發生改變，則該過程然後返回方框714，並且當前的驅動強度用於當前的電流脈衝。相反，如果Vin電壓的符號發生改變，則將k減I以減小驅動強度(方框722)。然後，確定k是否等於O (方框724)。如果k不等於O，則然後確定COMP_P信號是否已經被設置為邏輯高(方框726)。如果COMP_P信號已經被設置為邏輯高，這指示Vin電壓已經從負變為正，則然後將ENB_N(k)信號設置為邏輯低並且將ENB_N(k_l)信號設置為邏輯高以減小負電流脈衝的驅動強度(方框728)。否則，如果COMP_N信號已經被設置為邏輯高，這指示Vin電壓已經從正變為負，則然後將ENB_P(k)信號設置為邏輯低並且將ENB_P(k-l)信號設置為邏輯高以減小正電流脈衝的驅動強度(方框730)。該過程從方框728和730返回到方框714。返回方框724，如果k等於0，則針對所有k值，ENB_P(k)和ENB_N(k)信號被設置為邏輯低(方框732)。完成信號被設置為邏輯高(同樣是方框732)。然後，該過程終止。圖7示出了控制輸出驅動器140的驅動強度的示例性設計。在該示例性設計中，將僅一個ENB_P (k)信號和僅一個ENB_N(k)信號設置為邏輯高以分別指示正電流脈衝和負電流脈衝的當前驅動強度。也可以以其它方式來控制輸出驅動器140的驅動強度。例如，首先可以將所有的ENB_P(k)和ENB_N(k)信號設置為邏輯高，並且當檢測到Vin電壓的符號的改變時，可以將一對ENB_P(k)和ENB_N(k)信號重置為邏輯低。 圖8示出了圖5中的輸出驅動器控制電路530的示例性設計的示意圖。在該示例性設計中，輸出驅動器控制電路530包括(i )分別針對C0MP_P和C0MP_N信號的兩個脈衝發生器810a和810b，以及(ii)針對輸出驅動器140中的K個輸出級的K個驅動控制信號發生器820a至820K。脈衝發生器810a接收C0MP_P信號並且在其輸出信號上生成脈衝QP，不論何時在該C0MP_P信號上檢測到前沿。類似地，脈衝發生器810b接收C0MP_N信號，並且在其輸出信號上生成脈衝QN，而不論何時在該C0MP_N信號上檢測到前沿。每一個驅動信號發生器820接收來自脈衝發生器810a和810b的QP和QN信號以及針對其輸出級的一對ENB_P (k)和ENB_N (k)驅動強度信號。(i )如果ENB_P (k)和ENB_N(k)信號均被設置為邏輯低，則可以禁用每一個信號發生器820，而(ii)如果ENB_P(k)和/或ENB_N(k)信號被設置為邏輯高，則可以啟用每一個信號發生器820。如果ENB_N(k)信號被設置為邏輯高，則QP信號上的脈衝被傳送通過AND門822並且作為NEG (k)驅動控制信號被提供。NEG(k)信號還由反相器824反相併且作為驅動控制信號被提供。如果ENB_P (k)信號被設置為邏輯高，則QN信號上的脈衝被傳送通過AND門826並且作為POS (k)驅動控制信號被提供。POS(k)信號還由反相器828反相，並且作為—(k)驅動控制信號被提供。NEG(k)、i^(k)、P0S(k)和信號用於控制第k個輸出級，如下所述。圖9示出了圖I中的輸出驅動器140的示例性設計的示意圖。在該示例性的設計中，輸出驅動器140包括K個輸出級910a至910K，這K個輸出級910a至9IOK具有其耦合在一起以提供Iout電流的輸出。每一個輸出級910包括作為H橋驅動器耦合的一對PMOS電晶體922和926以及一對NMOS電晶體924和928。PMOS電晶體922具有其耦合到Vdd的源極、其接收—(k)信號的柵極以及其耦合到節點X的漏極。NMOS電晶體924具有其耦合到Vss的源極、其接收NEG (k)信號的柵極以及其耦合到節點X的漏極。PMOS電晶體926具有其耦合到Vdd的源極、其接收T^(k)信號的柵極以及其耦合到節點Y的漏極。NMOS電晶體928具有其耦合到Vss的源極、其接收POS(k)信號的柵極以及其耦合到節點Y的漏極。節點X和Y提供了來自輸出驅動器140的Iout電流。如圖9所示，每一個輸出級910接收針對該輸出級的NEG(k) ,NEG(k) , POS(k)和驅動控制信號。如果啟用每一個輸出級910，則該輸出級生成正差分電流脈衝或負
差分電流脈衝。具體地說，如果(i)POS(k)信號具有正脈衝並且(ii)—(k)信號具有負脈衝，則每一個輸出級910生成正電流脈衝，如圖9所示。在該情況下，PMOS電晶體922打開並且向節點X提供拉電流，NMOS電晶體928也被打開，並且提供針對節點Y的吸收電流。如果(i) NEG(k)信號具有正脈衝並且(ii) —(k)信號具有負脈衝，則每一個輸出級910生成負電流脈衝，同樣如圖9所示。在該情況下，NMOS電晶體924被打開並且提供針對節點X的吸收電流，並且PMOS電晶體926也被打開並且向節點Y提供拉電流。在一個設計中，K個輸出級910a至9IOK中的MOS電晶體具有不同的電晶體大小並 且可以提供不同的輸出電流量。例如，每一個輸出級可以提供前一輸出級的輸出電流量的X倍的輸出電流量，其中，X可以是大於I的整數或非整數值(例如，Χ=2)。該設計可以允許在具有不同的大小的幾何步驟中調整電流脈衝的幅度。在另一個設計中，K個輸出級910a至910K中的MOS電晶體具有相同的大小並且可以提供類似的輸出電流量。該設計可以允許在具有相同大小的線性步驟中調整電流脈衝的幅度。對於這兩種設計而言，可以在任何給定的時候打開一個或多個輸出級，以生成具有期望幅度的Iout電流。可以打開更多的輸出級和/或具有更大的驅動能力的輸出級，以提供具有更大幅度的電流脈衝，反之亦然。本文所描述的離散時間OTA可以提供各種優點。首先，離散時間OTA可以提供在開關電容器電路中提供較大的增益以及更準確的電荷傳送，並且可以具有與低電壓、小几何尺寸的CMOS工藝中的傳統OTA相比更大的輸出信號擺幅。在該CMOS工藝中，傳統OTA的增益和輸出信號擺幅可能是有限的，這是因為以較小的電源電壓工作的電晶體或多個疊層式電晶體具有較小的增益。傳統OTA的較小增益可能導致開關電容器電路中的不準確的電荷傳送，並且較小的輸出信號擺幅可能導致較小的動態範圍。通過使用離散時間0ΤΑ，可以實現準確的電荷傳送，這是因為鍾控比較器110具有較大的增益，這可以解決較小的輸入信號。前置放大器和鎖存器450的正反饋可以提供較大的增益。由於輸出驅動器140的結構簡單，因此可以實現較大的輸出信號擺幅。輸出驅動器140包括多組兩個疊層式電晶體(一個PMOS電晶體和一個NMOS電晶體)，這兩個電晶體耦合在圖9中所示的Vdd和Vss之間，並且這些電晶體不需要處於飽和狀態。其次，與傳統的OTA相比，離散時間OTA可以使用更少的功率。傳統OTA的建立速度(settling speed)可以由C/( β · gm)來確定,其中，gm是傳統OTA的跨導，β是反饋因子，C是電容負載，其可能來自開關電容器電路。對於傳統的OTA而言，可以使用較大的gm來實現更快的建立速度，這可能需要更多的功率。相反，離散時間OTA數字地生成電流脈衝，並且離散時間OTA的建立時間不取決於前置放大器410的gm。因此，與傳統的OTA相比，離散時間OTA中的前置放大器410和其它電路可以被設計為消耗更少的功率。第三，對於活動組件而言，可以在更小的區域中實現離散時間0ΤΑ。前置放大器410是離散時間OTA中唯一的A類型電路，並且剩餘的電路實際上是數字的並且可以在緊湊的區域中實現。也可以通過離散時間OTA來實現其它優點。本文中所描述的離散時間OTA和開關電容器電路可以用於各種應用，例如，無線通信、計算、聯網、消費電子產品等。離散時間OTA和開關電容器電路還可以用於各種電子設備，例如，無線通信設備、廣播接收機、個人數字助理(PDA)、手持式設備、無線數據機、膝上型計算機、無繩電話、無線本地環路(WLL)站、藍牙設備、消費電子設備等。為了清楚起見，下面將描述離散時間OTA和開關電容器電路在無線通信設備中的使用。圖10示出了無線通信設備1000的示例性設計的框圖，該無線通信設備可以是蜂窩電話、無線區域網(WLAN)站、或者一些其它設備。在圖10中所示的示例性設計中，無線設備1000包括支持雙向通信的接收機1020和發射機1040。通常，對於任意數量的通信系統和任意數量的頻帶而言，無線設備1000可以包括任意數量的接收機和任意數量的發射機。在接收機路徑中，天線1020接收由基站和/或其它發射機站發送的射頻(RF)調製信號，並且提供已接收的RF信號，該RF信號被路由通過RF單元1014並且被提供給接收機1020。RF單元1014可以包括RF開關和/或雙工器以將發射機1040和接收機1020的RF信號進行復用。RF單元1040還可以包括RF濾波器和/或其它電路。在接收機1020內，低噪聲放大器(LAN) 1022對已接收的RF信號進行放大，並且提供經放大的RF信號。混頻器 1024a和1024b將經放大的RF信號從RF下變頻到基帶，並且分別提供同相(I)和正交(Q)下變頻信號。本地振蕩器(LO)信號發生器1036生成用於下變頻的I和QLO信號，並且分別向混頻器1024a和1024b提供I和QLO信號。來自混頻器1024a和1024b的I和Q下變頻信號被放大器(Amp) 1026a和1026b放大，被低通濾波器1028a和1028b濾波，並且被放大器1030a和1030b進一步放大以獲得I和Q基帶輸入信號，該I和Q基帶輸入信號被提供給基帶處理器1060。I和Q基帶輸入信號可以被基帶處理器1060數位化和處理(例如，解調和解碼)以恢復發送的數據。在發射路徑中，基帶處理器1060處理要發送的數據並且向發射機1040提供I和Q基帶輸出信號。在發射機1040內，I和Q基帶輸出信號被放大器1042a和1042b放大，被低通濾波器1044a和1044b濾波，並且被放大器1046a和1046b進一步放大以獲得I和Q輸入信號。I和Q輸入信號被混頻器1048a和1048b從基帶上變頻到RF，被求和器1050求和，並且被功率放大器(PA)1052放大以獲得輸出RF信號，該輸出RF信號被路由通過RF單元1014並且經由天線1012進行發射。本文所描述的離散時間OTA和開關電容器電路可以用於圖10中的各種電路塊。例如，離散時間OTA和/或開關電容器電路可以用於實現低通濾波器1028和/或1044。離散時間OTA和開關電容器電路也可以用於圖10中的LO信號發生器1036和/或1056和/或其它電路塊中。圖10示出了具有直接轉換架構的接收機1020和發射機1040的示例性設計，所述直接轉換架構在一個級中在RF和基帶之間對信號進行頻率轉換。還可以使用超外差架構來實現接收機1020和發射機1040，所述超外差架構在多個級中在RF和基帶之間對信號進行轉換。通常，在接收機1020和發射機1040中調節信號可以由放大器、濾波器、混頻器等中的一個或多個級來執行。可以以與圖10中所示的配置不同的配置來布置電路塊。此外，圖10中未示出的其它電路塊也可以用於調節發射機和接收機中的信號。也可以省略圖10中的一些電路塊。可以在一個或多個模擬IC、RF IC (RFIC)、混合信號IC等上實現接收機1020和發射機1040中的全部或一部分。基帶處理器1060可以包括用於數據傳輸和接收以及其它功能的各種處理單元。基帶處理器1060還可以生成針對接收機1020和發射機1040中的各種電路塊的控制。存儲器1062可以存儲無線設備1000的程序代碼和數據，並且可以處於基帶處理器1060的內部(如圖10所示)或者處於基帶處理器1060的外部。可以在一個或多個專用集成電路(ASIC)和/或其它IC上實現基帶處理器1060。在一個示例性的設計中，裝置可以包括鎖控比較器和輸出電路，例如，如圖I所示。鎖控比較器可以接收輸入電壓並且提供數字比較器輸出。輸出電路可以耦合到鎖控比較器並且可以接收數字比較器輸出並提供電流脈衝。鎖控比較器和輸出電路可以實現OTA或一些其它電路。該裝置可以是無線設備、電子設備、集成電路等。在示例性的設計中，輸出電路可以檢測輸入電壓的符號的改變(或者輸入電壓的零較差)，並且可以在檢測到輸入電壓的符號的改變時減小電流脈衝的幅度，如圖3B所示。輸出電路可以繼續減小電流脈衝的幅度，直到達到最小幅度或者遇到一些其它終止狀況為止。當檢測到輸入電壓的符號的改變時，輸出電路可以在幾何步驟(例如，減小一半)、在線性步驟(例如，減小固定量)或者以一些其它方式來減小電流脈衝的幅度。輸出電路可以基於數字比較器輸出來確定輸入電壓的極性，並且可以生成具有與輸入電壓相反的極性的電 流脈衝。在示例性的設計中，鎖控比較器可以包括至少一個放大器級和鎖存器，例如，如圖4所示。放大器級可以串聯耦合併且可以接收輸入電壓並提供經放大的電壓。鎖存器可以耦合到最後的放大器級，並且可以接收經放大的電壓並提供數字比較器輸出。在另一個示例性的設計中，鎖控比較器可以包括鎖存器而不包括放大器級。對於這兩種示例性的設計，鎖存器可以檢測輸入電壓的符號，如果輸入電壓的符號為正，則確認第一比較器輸出信號(例如，C0MP_P信號)，並且如果輸入電壓的符號為負，則確認第二比較器輸出信號(例如，C0MP_N信號)。數字比較器輸出可以包括第一和第二比較器輸出信號。鎖存器可以由比較器時鐘啟用和禁用。鎖控比較器可以在比較器時鐘的指定部分(例如，在上升沿)期間檢測輸入電壓，並且在鎖控比較器檢測到輸入電壓以後，輸出電路可以提供電流脈衝。在示例性的設計中，輸出電路可以包括控制邏輯單元和輸出驅動器，例如，如圖I所示。控制邏輯單元可以接收來自鎖控比較器的數字比較器輸出並且可以提供數字控制信號(例如，NEG(k) ,NEG(k)、POS (k)和？5§(k)信號)。輸出驅動器可以耦合到控制邏輯單元並且可以接收數字控制信號並提供電流脈衝。控制邏輯單元可以基於數字比較器輸出以及可能其它信號來生成比較器時鐘，例如，如圖6所示。控制邏輯單元還可以基於輸入電壓的符號的改變來調整電流脈衝的幅度，例如，如圖7所示。在示例性的設計中，輸出驅動器可以包括並聯耦合的多個輸出級，例如，如圖9所示。每一個輸出級可以從控制邏輯單元接收各自的數字控制信號集，並且可以在被該數字控制信號集啟用時提供電流脈衝。可以使用在被啟用時提供不同的電流量的具有不同大小的電晶體來實現多個輸出級。可替換地，可以使用在被啟用時提供相同的電流量的具有相同大小的電晶體來實現多個輸出級。在另一個示例性的設計中，裝置可以包括開關電容器電路，該開關電容器電路包括至少一個電容器、離散時間0ΤΑ、和多個開關，如圖2A所示。電容器可以進行充電和放電。離散時間OTA可以接收輸入電壓並且提供電流脈衝。開關可以將電容器耦合到輸入信號並且耦合到離散時間0ΤΑ。離散時間OTA可以檢測輸入電壓的符號的改變，並且可以在檢測到輸入電壓的符號的改變時減小電流脈衝的幅度。離散時間OTA可以確定輸入電壓的極性，並且可以生成具有與輸入電壓的極性相反的極性的電流脈衝。可以使用鍾控比較器和輸出電路來實現該離散時間0ΤΑ，如圖I所示。開關電容器電路可以實現低通濾波器、積分器或者一些其它電路。圖11示出了用於操作離散時間OTA的過程1100的示例性設計。可以對輸入電壓進行放大以獲得經放大的電壓(方框1112 )。可以對經放大的電壓進行鎖存以獲得數字比較器輸出(方框1114)。可以基於數字比較器輸出來生成電流脈衝(方框1116)。在不例性的設計中，可以基於數字比較器輸出確定輸入電壓具有第一極性。可以生成具有與第一極性相反的第二極性的電流脈衝。可以檢測輸入電壓的符號的改變(方框1118)。當檢測到輸入電壓的符號的改變時，可以減小電流脈衝的幅度(方框1120)。可以基於數字比較器輸出來生成比較器時鐘。可以在比較器時鐘的指定部分(例如，上升沿)期間對輸入電壓進行放大和鎖存，並且可以在鍾控比較器檢測到輸入電壓以後生成電流脈衝。可以使用電流脈衝給開關電容器電路中的至少一個電容器進行充電或放電(方框1122)。可以在1C、模擬1C、RFIC、混合信號1C、ASIC、印刷電路板(PCB)、電子設備等上實 現本文所描述的離散時間OTA和開關電容器電路。也可以使用各種IC工藝技術來製造離散時間OTA和開關電容器電路，例如，CMOS、NMOS, PMOS、雙極型電晶體(BJT)、雙極型CMOS(BiCMOS)、娃鍺(SiGe)、砷化鎵(GaAs)等。實現本文所描述的離散時間OTA和/或開關電容器電路的裝置可以是獨立的設備或者可以是更大的設備的一部分。該設備可以是(i)獨立的IC、(ii)一組可以包括用於存儲數據和/或指令的存儲器IC的一個或多個IC、(iii)諸如RF接收機(RFR)或RF發射機/接收機(RTR)的RFIC、(iv)諸如移動站數據機(MSM)的ASIC、(V)可以嵌入在其它設備中的模塊、(vi)接收機、蜂窩電話、無線設備、手機或者移動單元(vii)等。在一個或多個示例性的設計中，所描述的功能可以實現在硬體、軟體、固件或其任意組合中。如果實現在軟體中，則可以將這些功能作為一個或多個指令或代碼存儲或發送到計算機可讀介質上。計算機可讀介質包括計算機存儲介質和通信介質，其中通信介質包括有助於將電腦程式從一個地方傳輸到另一個地方的任何介質。存儲介質可以是能夠被計算機訪問的任何可用介質。舉例說明而非限制性的，這樣的計算機可讀介質可以包括RAM、ROM、EEPROM、CD-ROM或其它光碟存儲器、磁碟存儲器或其它磁存儲設備或者能夠用於以指令或數據結構的形式承載或存儲期望的程序代碼並能夠被計算機訪問的任何其它介質。此外，可以將任何連接適當地稱為計算機可讀介質。例如，如果使用同軸電纜、光纖電纜、雙絞線、數字用戶線(DSL)或者諸如紅外線、無線和微波之類的無線技術來從網站、伺服器或其它遠程源發送軟體，那麼同軸電纜、光纖電纜、雙絞線、DSL或者諸如紅外線、無線和微波之類的無線技術可以包括在介質的定義中。如本文中使用的磁碟和光碟包括壓縮光碟(CD)、雷射光碟、光碟、數字多功能光碟(DVD)、軟盤和藍光光碟，其中磁碟通常磁性地複製數據，而光碟使用雷射光學地複製數據。上述各項的組合也應當包括在計算機可讀介質的範圍內。提供本發明的以上描述來使本領域任何技術人員能夠利用或使用本發明。對本發明的各種修改對於本領域技術人員將是顯而易見的，並且在不脫離本發明的範圍的情況下，本文定義的一般原理可以應用到其他變形。因此，本發明並不旨在限制於本文所描述的示例和設計，而是與符合本文所公開的原則和新穎特徵的最廣 範圍相一致。
權利要求
1.一種裝置，包括 鍾控比較器，其可操作以接收輸入電壓並且提供數字比較器輸出；以及 輸出電路，其被耦合到所述鍾控比較器，並且可操作以接收所述數字比較器輸出並且提供電流脈衝。
2.根據權利要求I所述的裝置，其中，所述輸出電路可操作以檢測所述輸入電壓的符號的改變，並且當檢測到所述輸入電壓的所述符號的改變時減小所述電流脈衝的幅度。
3.根據權利要求2所述的裝置，其中，所述輸出電路可操作以在檢測到所述輸入電壓的所述符號的改變時在幾何步驟或線性步驟中減小所述電流脈衝的所述幅度。
4.根據權利要求I所述的裝置，其中，所述輸出電路可操作以基於所述數字比較器輸出確定所述輸入電壓具有第一極性，並且生成具有與所述第一極性相反的第二極性的電流脈衝。
5.根據權利要求I所述的裝置，其中，所述鍾控比較器可操作以在比較器時鐘的指定部分期間檢測所述輸入電壓，並且其中，所述輸出電路可操作以在由所述鍾控比較器檢測到所述輸入電壓以後提供所述電流脈衝。
6.根據權利要求I所述的裝置，其中，所述鍾控比較器包括 至少一個放大器級，其被串聯耦合併且可操作以接收所述輸入電壓並且提供經放大的電壓；以及 鎖存器，其被耦合到所述至少一個放大器級並且可操作以接收所述經放大的電壓並提供所述數字比較器輸出。
7.根據權利要求6所述的裝置，其中，所述鎖存器可操作以檢測所述輸入電壓的符號，如果所述輸入電壓的所述符號為正，則確認第一比較器輸出信號，並且如果所述輸入電壓的所述符號為負，則確認第二比較器輸出信號，並且其中，所述數字比較器輸出包括所述第一比較器輸出信號和所述第二比較器輸出信號。
8.根據權利要求I所述的裝置，其中，所述輸出電路包括 控制邏輯單元，其被耦合到所述鍾控比較器並且可操作以接收所述數字比較器輸出並提供數字控制信號；以及 輸出驅動器，其被耦合到所述控制邏輯單元並且可操作以接收所述數字控制信號並提供所述電流脈衝。
9.根據權利要求8所述的裝置，其中，所述控制邏輯單元可操作以基於所述數字比較器輸出生成比較器時鐘，並且其中，所述鍾控比較器基於所述比較器時鐘被啟用或禁用。
10.根據權利要求8所述的裝置，其中，所述控制邏輯單元可操作以基於所述輸入電壓的符號的改變來調整所述電流脈衝的幅度。
11.根據權利要求8所述的裝置，其中，所述輸出驅動器包括 並聯耦合的多個輸出級，每一個輸出級從所述控制邏輯單元接收各自的數字控制信號集並且當被所述數字控制信號集啟用時提供電流脈衝。
12.根據權利要求11所述的裝置，其中，所述多個輸出級包括具有不同大小並且當被啟用時提供不同的電流量的電晶體。
13.根據權利要求11所述的裝置，其中，所述多個輸出級包括具有相同大小並且當被啟用時提供相同的電流量的電晶體。
14.根據權利要求I所述的裝置，其中，所述鍾控比較器和所述輸出電路實現離散時間運算跨導放大器(OTA)。
15.一種裝置,包括 開關電容器電路，其包括 至少一個電容器，其可操作以進行充電和放電； 離散時間運算跨導放大器(OTA)，其可操作以接收輸入電壓並提 供電流脈衝；以及 多個開關，其可操作以將所述至少一個電容器耦合到輸入信號並 且耦合到所述離散時間OTA。
16.根據權利要求15所述的裝置，其中，所述離散時間OTA可操作以檢測所述輸入電壓的符號的改變，並且當檢測到所述輸入電壓的所述符號的改變時減小所述電流脈衝的幅度。
17.根據權利要求15所述的裝置，其中，所述離散時間OTA可操作以確定所述輸入電壓具有第一極性並且生成具有與所述第一極性相反的第二極性的電流脈衝。
18.根據權利要求15所述的裝置，其中，所述開關電容器電路實現低通濾波器。
19.根據權利要求15所述的裝置，其中，所述開關電容器電路實現積分器。
20.—種方法,包括 對輸入電壓進行放大以獲得經放大的電壓； 對所述經放大的電壓進行鎖存以獲得數字比較器輸出；以及 基於所述數字比較器輸出生成電流脈衝。
21.根據權利要求20所述的方法，還包括 檢測所述輸入電壓的符號的改變；以及 當檢測到所述輸入電壓的所述符號的改變時，減小所述電流脈衝的幅度。
22.根據權利要求20所述的方法，還包括 基於所述數字比較器輸出生成比較器時鐘，其中，所述輸入電壓是在所述比較器時鐘的指定部分期間被放大和鎖存的，並且其中，所述電流脈衝是在檢測到所述輸入電壓以後生成的。
23.根據權利要求20所述的方法，其中，所述生成電流脈衝包括 基於所述數字比較器輸出來確定所述輸入電壓具有第一極性；以及 生成具有與所述第一極性相反的第二極性的電流脈衝。
24.根據權利要求20所述的方法，還包括 使用所述電流脈衝對開關電容器電路中的至少一個電容器進行充電或放電。
25.一種裝置，包括 用於對輸入電壓進行放大以獲得經放大的電壓的模塊； 用於對所述經放大的電壓進行鎖存以獲得數字比較器輸出的模塊；以及 用於基於所述數字比較器輸出生成電流脈衝的模塊。
26.根據權利要求25所述的裝置，還包括 用於檢測所述輸入電壓的符號的改變的模塊；以及 用於當檢測到所述輸入電壓的所述符號的改變時，減小所述電流脈衝的幅度的模塊。
27.根據權利要求25所述的裝置，還包括 用於基於所述數字比較器輸出生成比較器時鐘的模塊，其中，所述輸入電壓是在所述比較器時鐘的指定部分期間被放大和鎖存的，並且其中，所述電流脈衝是在檢測到所述輸入電壓以後生成的。
28.根據權利要求25所述的裝置，其中，所述用於生成電流脈衝的模塊包括 用於基於所述數字比較器輸出來確定所述輸入電壓具有第一極性的模塊；以及 用於生成具有與所述第一極性相反的第二極性的電流脈衝的模塊。
29.根據權利要求25所述的裝置，還包括 用於使用所述電流脈衝對開關電容器電路中的至少一個電容器進行充電或放電的模塊。
全文摘要
描述了具有較大的增益和較大的輸出信號擺幅的離散時間運算跨導放大器(OTA)。在一個示例性的設計中，該離散時間OTA包括鍾控比較器和輸出電路。該鐘控比較器接收輸入電壓並且提供數字比較器輸出。該輸出電路接收數字比較器輸出並且提供電流脈衝。該輸出電路基於數字比較器輸出檢測輸入電壓的符號的改變，並且當檢測到輸入電壓的符號的改變時，減小電流脈衝的幅度。該輸出電路還生成具有與輸入電壓的極性相反的極性的電流脈衝。該離散時間OTA可以用於開關電容器電路和其它應用。
文檔編號H03F3/217GK102812635SQ201180015152
公開日2012年12月5日 申請日期2011年3月22日 優先權日2010年3月22日
發明者K·山本, L·馬特 申請人:高通股份有限公司