用於在半導體裝置中產生互連的方法

2023-09-10 09:53:55 2

用於在半導體裝置中產生互連的方法
【專利摘要】一種用於在工件上產生互連的方法，所述方法包括獲得具有特徵結構的工件基板，在所述特徵結構中沉積導電層以部分地或完全地填充所述特徵結構，如果所述特徵結構由所述導電層部分地填充則沉積銅填充物以完全地填充所述特徵結構，施加銅覆蓋物，熱處理所述工件，以及移除所述覆蓋物以暴露所述基板和金屬化的特徵結構。
【專利說明】用於在半導體裝置中產生互連的方法

【技術領域】
[0001]用於製造半導體裝置的方法。

【背景技術】
[0002]本公開內容涉及在半導體裝置中產生互連(interconnect)的方法。這些互連可由選擇的金屬和金屬合金組成，所述金屬和金屬合金通過電鍍和後面的熱擴散被沉積在工件特徵結構(feature)中。這樣的互連可包括置於溝槽(trench)或過孔(via)之上的選擇性金屬帽(cap)。這些互連還可包括在過孔之上電鍍蝕刻終止(etch stop)物以構建對準容差(alignment-tolerant)過孑L°
[0003]集成電路(IC)包括各種半導體裝置，所述半導體裝置形成在覆蓋基板的介電材料層內或介電材料層上。可在介電層中或介電層上形成的這樣的裝置包括MRS電晶體、雙極電晶體、二極體和擴散電阻器。可在介電材料中或介電材料上形成的其他裝置包括薄膜電阻器和電容器。金屬線將所述半導體裝置互連以驅動(power)這樣的裝置並且使這樣的裝置能夠共享和交換信息。這樣的互連在介電層內的各裝置之間水平延伸，也在各介電層之間垂直延伸。這些金屬線通過一系列互連彼此連接。電互連或金屬線首先被圖案化到介電層中以形成垂直的和水平的凹槽化(recessed)特徵結構(過孔和溝槽)，所述凹槽化特徵結構隨後被填充有金屬。包含金屬填充線、存在於電介質中的所得層被稱為金屬化層。
[0004]接著，第二金屬化層類似地形成在第一金屬化層的頂上並且在這兩個金屬化層之間形成互連。可用這種工藝形成包含幾個金屬化層的堆疊，所述幾個金屬化層通過多個互連彼此電連接。這種工藝被稱為鑲嵌(Damascene)處理。鑲嵌處理通常採用銅(Cu)作為金屬化金屬。然而，也可使用其他金屬，包括招(Al)、鈷(Co)、鎳(Ni)、金(Au)、銀(Ag)、猛(Mn)、錫(Sn)和上述金屬的合金。
[0005]例如由銅形成金屬互連或金屬線的典型工藝需要幾個步驟。最初，在介電基板中圖案化和形成垂直特徵結構和水平特徵結構(過孔和溝槽)。最後用銅填充過孔和溝槽，但是預先將阻擋層和種晶(seed)層施加到所述特徵結構。因為銅傾向於擴散進入介電材料中，所以用阻擋層把銅沉積物與介電材料隔離。銅擴散進入周圍的介電材料會導致線間洩露(line-to-line leakage)以及半導體裝置的最後破壞。因此，通常用擴散阻擋物把銅線完全包圍或封裝起來。然而，如果將其他金屬用於金屬化，可以理解的是，阻擋層可以不需要。阻擋層通常由耐火金屬或耐火化合物製成，例如鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)等。通常使用稱為物理氣相沉積(PVD)的沉積技術形成阻擋層，但也可使用諸如化學氣相沉積(CVD)或原子層沉積(ALD)之類的其他沉積技術形成阻擋層。
[0006]種晶層可沉積於阻擋層上。種晶層的目的可以是:提供低電阻電氣路徑，所述低電阻電氣路徑使阻擋層之上的電鍍能夠更均勻；和/或幫助銅或其他溝槽或過孔材料很好地附著於阻擋層，從而提供連續的可電鍍膜以在上面電鍍。因此，種晶層可由銅或者諸如銅錳、銅鈷或銅鎳之類的銅合金組成。種晶層也可由鋁或鋁合金組成。此外，對於沉積種晶層，存在多種選擇，諸如使用PVD用於銅種晶層沉積。也可通過使用諸如CVD或ALD之類的其他沉積技術形成種晶層。
[0007]種晶層可以是堆疊膜，例如襯墊(liner)層和PVD種晶層。襯墊層是用在阻擋層上的材料或用在阻擋層與PVD種晶層之間的材料，以減輕不連續的種晶問題並改善PVD種晶對阻擋層的粘附。襯墊層通常由諸如釕(Ru)、鉬(Pt)、鈀(Pd)和鋨(Os)之類的貴金屬組成。襯墊也可由Co或Ni組成。目前，CVD Ru和CVD Co通常被用於構建襯墊；然而，也可通過使用其他沉積技術(包括ALD或PVD)形成襯墊層。
[0008]種晶層也可以是次級種晶(secondary seed)層，與襯墊層類似,次級種晶層通常由諸如Ru、Pt、Pd或Os之類的貴金屬形成。然而，也可使用其他材料，包括Co和Ni，而且通常也使用CVD Ru和CVD Co。像在種晶層和襯墊層的情形中一樣，也可使用ALD、PVD或其他沉積技術形成次級種晶層。次級種晶層與襯墊層的不同之處在於次級種晶層實際上充當種晶層，而襯墊層是阻擋層與PVD種晶層之間的中間層。
[0009]在已沉積種晶層之後，可使用例如酸沉積化學物(acid deposit1nchemistry, 「ECD」)條件下的電化學沉積來用銅填充所述特徵結構。傳統的ECD銅酸化學物(acid chemistry)可以包括例如硫酸銅、硫酸(sulfuric acid)、鹽酸和有機添加劑(諸如促進劑(accelerator)、抑制劑(suppressor)和平衡劑(Ieveler))。銅的電化學沉積已被發現是一種用來沉積銅金屬化層的具成本效益的方式。除了在經濟上是可行的，ECD技術提供了實質上「自下而上(bottom up)」(例如，非共形的(noncomformal))的金屬填充，所述金屬填充在機械方面和電學方面適合於互連結構。
[0010]在IC技術的改進中長期以來的目標一直是IC尺寸的縮小。IC尺寸的這種縮小對獲得更高速性能的IC而言是關鍵的。IC性能的提高通常伴隨有裝置面積的減小和/或裝置密度的增大。裝置密度的增大要求用於形成互連的過孔和溝槽尺寸(寬度)減小。然而，隨著晶片上的特徵結構尺寸減小，有可能要承受負面的結果。例如，尺寸減小的特徵結構可導致較不可靠的互連。
[0011]傳統的用以產生互連的銅填充可導致空隙(void)，尤其是在尺寸小於30nm的特徵結構中導致空隙。作為使用傳統銅沉積形成的一種類型的空隙的一個實例，所述特徵結構的開口可能夾斷(pinch off) ο在小特徵結構中使用傳統的銅填充工藝也可導致其他類型的空隙。使用傳統的銅填充技術形成的沉積物的其他固有特性和這樣的空隙可增加互連的電阻，從而使裝置的電性能衰退以及降低銅互連的可靠性。
[0012]互連的不斷縮小的進一步結果是電遷移損壞(electromigrat1n failure)。電遷移使互連中的銅重新分布並產生能夠擴展進入介電空間的擠出(extrus1n)。通常，當電路運行時，在導電線的金屬原子經受高電流密度時發生電遷移。如果電流密度足夠高，則金屬原子沿電子流動的方向遷移，從而在金屬離子已經離開的地方形成空隙，以及形成由沿金屬互連的長度伸出到金屬或者介電阻擋層之外的金屬材料構成的擠出。空隙將導致銅互連變薄並最終完全分離，導致斷路。此外，擠出可導致銅金屬延伸超過銅互連並進入鄰近的銅線，從而導致短路。
[0013]隨著集成電路的日益小型化，因電遷移產生的互連損壞的可能性隨著銅互連而增力口，因為損壞是由較小的空隙導致的。這就需要對電遷移損壞的補救。
[0014]一旦空隙開始在金屬線中出現，導電金屬就在那個點變得更窄。由於導體截面的減小，通過該線的電流密度在變窄位置處增加。因此，由於焦耳熱(Joule heating)的緣故，互連溫度提高。隨著互連的溫度上升，空隙的生長加速，導致惡性循環，所述惡性循環最終導致斷路。
[0015]減小或最小化電遷移的一種解決方案是在銅填充物之上施加金屬帽。然而，產生金屬帽的工藝可能是費時的並且昂貴的。或許更重要的是，在現有的用於產生金屬帽的方法中，金屬殘留物可能留下，在各金屬線之間延伸，最終導致短路或其他損壞發生。
[0016]在形成金屬帽的一種方法中，在金屬襯墊已被沉積於特徵結構的側壁和底表面上之後，金屬層被電鍍到金屬襯墊上以用例如銅填充所述特徵結構。通常，金屬層覆蓋其中存在特徵結構的介電層。因此，需要平坦化金屬襯墊以與介電錶面的頂層是同延的(coextensive)。這可由例如化學機械拋光(CMP)進行。結果，金屬層的頂表面於是就實質上與介電層頂表面是共面的(coplanar)。
[0017]接著，通過對金屬襯墊和介電層有選擇性的蝕刻工藝，使金屬線凹至介電層頂表面的水準以下。以這種方式，相對於從金屬線的表面移除材料的量，移除金屬襯墊和介電層的量是微不足道的。接著，在金屬線的凹槽化表面之上以及金屬襯墊的側壁的頂部邊緣之上和介電層頂表面之上沉積帽層。通常，帽層的厚度從約5nm至約lOOnm，但更常見的從約12nm至約50nm。接著，進行進一步的平坦化工藝以使得帽的頂表面與介電層的頂表面是同延的。
[0018]在實現用於互連的銅上或其他導體上的金屬帽另一種工藝中，在銅以別的方式被鍍到或沉積到介電材料中形成的特徵結構中之後，晶片例如被CMP處理平坦化。此後接著，在金屬覆蓋膜(blanket film)之上形成另外的薄介電帽。接著，在所述薄介電帽之上沉積光刻膠塗層，並且使用光刻(lithographic)掩模執行光刻曝光工藝。以這種方式，各銅線之間的Ta/TaN金屬帽被蝕刻掉，使金屬帽只留在銅線之上。然而，在這個工藝中，常常可能在各銅線之間留下殘留物，最終可能導致使各線短路或其他可靠性問題，尤其是當各線變得越來越薄時。
[0019]當然，解決銅金屬化的缺陷的一種方式是使用銅合金或除銅以外的金屬，例如Co、N1、Mn、Sn、Au、Ag、Al或上述金屬的合金。像鍍銅一樣，在小特徵結構中鍍或以別的方式沉積這些金屬可由於包括空隙的缺陷的形成而導致品質低劣的互連。正如上面提到的，這些空隙可降低半導體電路的性能並且也降低金屬互連的可靠性。
[0020]增加IC裝置的密度的另一個結果是，使避免在各鄰近的半導體層中的互連變得更加困難。因而，當定位用於互連的半導體裝置和/或特徵結構時，很難避免在先有的層上的互連。如果對準容差過孔能被結合到互連中，這將會是期望的。
[0021]本發明意在解決上述問題，而且對用在半導體製造中的互連提供改進的性能和可靠性。


【發明內容】

[0022]提供本
【發明內容】
用來以簡化的形式介紹一些選擇的構思，這些構思將在以下在【具體實施方式】中進一步描述。本
【發明內容】
並不意在標識出所要求保護的主題的關鍵特徵，也不意在用作確定所要求保護的主題的範圍時的輔助內容。
[0023]一種用於在工件中形成互連的方法包括:獲得其中具有特徵結構的工件基板，在所述特徵結構中沉積金屬導電層以部分地或完全地填充所述特徵結構，如果所述特徵結構被所述導電層部分地填充則沉積金屬填充物以完成所述特徵結構的填充，施加銅或其他金屬覆蓋物，對所述工件進行退火，然後使用CMP移除所述覆蓋物並減小工件的高度以暴露所述基板和金屬化的特徵結構。
[0024]根據本公開內容的另一個方面，用於所述導電層的金屬選自由銅、鈷、鎳、金、銀、錳、錫、鋁和上述金屬的合金組成的組。
[0025]在本公開內容的另一個方面中，所述導電層部分地填充所述特徵結構，然後在施加銅或其他金屬覆蓋物之前，金屬合金被沉積以進一步部分地填充或完全填充所述特徵結構。
[0026]在本公開內容的另一個方面中，對工件的退火以受控的方式進行以限制合金材料到所述特徵結構的上部的擴散。
[0027]根據本公開內容的另一個方面，進行對工件的退火以使金屬層的合金均勻地擴散遍及整個特徵結構。
[0028]在本公開內容的另一個方面中，對工件熱處理以引起導電層回流到所述特徵結構中，以構建共形的導電層。
[0029]在另一個方面中，本公開內容提供一種用於填充工件中特徵結構的方法，所述方法包括:獲得包括用於互連的特徵結構的工件基板，在所述特徵結構中沉積金屬導電層以部分地或完全地填充所述特徵結構，如果所述特徵結構被所述金屬導電層部分地填充則沉積金屬填充物，將金屬覆蓋物施加到所述工件上，包括覆蓋所述特徵結構，在用以退火所述工件的條件下熱處理所述工件，以及使用CMP移除所述覆蓋物並暴露所述基板的上表面。
[0030]根據本公開內容的另一個方面，所述導電層部分地填充所述特徵結構，然後在施加所述金屬填充物或金屬覆蓋物之前，沉積金屬合金以進一步部分地填充或完全填充所述特徵結構。
[0031]在本公開內容的另一個方面中，所述金屬合金是蝕刻終止材料。
[0032]在本公開內容的另一個方面中，金屬合金選自由銅合金、鈷合金、鎳合金、金合金、銀合金、猛合金、錫合金和招合金組成的組。

【專利附圖】

【附圖說明】
[0033]當結合附圖時，隨著本發明的上述方面和許多相關的優點通過參照以下的【具體實施方式】變得被更好地理解，本發明的上述方面和許多相關的優點變得更容易領悟，其中:
[0034]圖1是繪示本公開內容的示例性實施方式的初始工藝步驟和示例性特徵結構形成的示意性流程圖；
[0035]圖2是可與現有技術工藝和根據本公開內容的實施方式的工藝結合使用的示例性初始工藝步驟的比較圖表；
[0036]圖3是繪示使用現有技術主鑲嵌工藝(包括阻擋層沉積和種晶沉積)的初始工藝步驟和示例性特徵結構形成的示意性工藝圖；
[0037]圖4是繪示使用現有技術SLE (也稱為E⑶種晶)工藝(包括阻擋層沉積、種晶沉積和ECD種晶沉積)的初始工藝步驟和示例性特徵結構形成的示意性工藝圖；
[0038]圖5是繪示使用現有技術E⑶種晶工藝(包括阻擋層沉積、次級種晶沉積和E⑶種晶沉積)的初始工藝步驟和示例性特徵結構形成的示意性工藝圖；
[0039]圖6是繪示使用現有技術在次級種晶上沉積有快閃(flash)層工藝(包括阻擋層沉積、次級種晶沉積和快閃沉積)的初始工藝步驟和示例性特徵結構形成的示意性工藝圖；
[0040]圖7是繪示本公開內容的一些示例性實施方式的工藝步驟和示例性特徵結構形成的示意性工藝圖，結合有E⑶種晶「外加(plus)」工藝；
[0041]圖8是繪示圖1-7所示的初始步驟的後續工藝步驟的示意性工藝圖，其中本工藝用於將選擇的金屬帽施加至雙鑲嵌結構；
[0042]圖9是與圖8所示相似的示意性工藝圖，圖示了青銅(bronze)或其他合金互連的沉積；
[0043]圖10是繪示本公開內容的另一種方法的示意性工藝圖，繪示了用於鈷或鈷合金互連的沉積的工藝順序(process sequence)；
[0044]圖1IA-1IG是與圖8_10類似的示意性工藝圖，但能應用於涉及對準容差過孔的構建的單鑲嵌結構；和
[0045]圖12是圖示本公開內容在產生覆蓋有另外的金屬化層的對準容差過孔方面的方法的結果的結構示意圖。

【具體實施方式】
[0046]本公開內容的實施方式涉及諸如半導體晶片之類的工件、用於處理工件的裝置或處理組件、以及處理工件的方法。術語工件、晶片和半導體晶片是指任何平的介質或物件，包括半導體晶片和其他基板或晶片、玻璃、掩模和光學介質或存儲介質、MEMS基板、或任何其他具有微電裝置、微機械裝置或微電子機械裝置的工件。
[0047]這裡描述的工藝是用於在包括溝槽和過孔的工件的特徵結構中產生互連。在本公開內容的一個實施方式中，所述工藝可用於產生小特徵結構互連，例如，具有小於30nm的寬度或直徑的特徵結構。然而，應理解的是，本公開內容的工藝能應用於任何特徵結構尺寸。本申請中所討論的尺寸大小是在所述特徵結構的頂部開口處的蝕刻後(post-etch)特徵結構尺寸。這裡描述的工藝可應用於例如鑲嵌應用(單鑲嵌應用和雙鑲嵌應用二者)中各種形式的銅、鈷、鎳、金、銀、錳、錫、鋁和合金沉積。在本公開內容的實施方式中，鑲嵌特徵結構可選自由具有以下尺寸的特徵結構組成的組:小於30nm,約5nm至小於30nm,約1nm至小於30nm,約15nm至約20nm,約20nm至小於30nm,小於20nm,小於1nm,以及約5nm至約1nm0
[0048]應理解的是，此處使用的描述性術語「微特徵結構工件」和「工件」包括在處理中已被先前沉積並在給定點形成的所有結構和層，並不僅僅限於那些附圖中所示的結構和層。
[0049]在本申請中，儘管通常描述為金屬沉積，應理解的是術語「金屬」也考慮金屬合金。這樣的金屬和金屬合金可用於形成種晶層或用於完全地或部分地填充所述特徵結構。示例性的銅合金可包括但不限於銅錳合金和銅鋁合金。作為非限制性的實例，合金組成比率(alloy composit1n rat1)可以在以下範圍內:與主要合金金屬(例如Cu, Co, Ni, Ag, Au, Mn, Sn或Al)相比，約0.5%至約6%的次要合金金屬。
[0050]如上所述，金屬互連的傳統製造方法可包括:將阻擋層適當沉積在介電材料上以防止金屬擴散到介電材料中。適當的阻擋層可包括例如Ta、T1、TiN、TaN、Mn*MnN。適當的阻擋層沉積方法可包括PVD、ALD和CVD ;然而，PVD是用於阻擋層沉積的最常用的工藝。阻擋層通常被用於將銅或銅合金與介電材料隔離；然而，應理解的是，在其他金屬互連的情形下，擴散可能不是問題，因而可以不需要阻擋層。
[0051]阻擋層沉積之後可以是可選擇的種晶層沉積。在特徵結構中沉積金屬的情形下，對於種晶層有幾種選擇。如上所述，種晶層可以是:(I)種晶層(作為非限制性實例，PVD銅種晶層)，(2)由襯墊層和種晶層組成的堆疊膜(作為非限制性實例，CVD Ru襯墊層和PVD銅種晶層)，或(3)次級種晶層(作為非限制性實例，CVD或ALD Ru次級種晶層)。然而，應理解的是，本公開內容也考慮到沉積這些示例性種晶層的其他方法。
[0052]種晶層可以是金屬層，諸如銅、鈷、鎳、金、銀、錳、錫、鋁、釕和上述金屬的合金。
[0053]如上所述，襯墊層是用作可替代種晶的一種材料或用於幫助減輕不連續的種晶問題並改善種晶層的粘附。襯墊通常是諸如Ru、Pt、Pd和Os之類的貴金屬，但此清單可以還包括Co和Ni。目前，CVD Ru和CVD Co是常用的襯墊；然而，也可通過使用諸如PVD或ALD之類的其他沉積技術形成襯墊層。對於鑲嵌應用，襯墊層的厚度可以在大約5埃(Angstrom
)至50埃的範圍內。
[0054]同樣如上所述，次級種晶層與襯墊層類似的是，通常由諸如Ru、Pt、Pd和Os之類的貴金屬形成，但此清單可以還包括Co和Ni，而且也常用CVD Ru和CVD Co。不同之處在於次級種晶層充當種晶層，而襯墊層是阻擋層與種晶層之間的中間層。也可通過使用除CVD之外的諸如PVD或ALD之類的沉積技術形成次級種晶層。
[0055]可在組成氣體(forming gas)環境(例如，氮中3-5%氫或氦中3-5%氫)下、在約100°C至約500°C的溫度下對襯墊或次級種晶沉積物進行熱處理或退火，以移除任何表面氧化物、使次級種晶或襯墊層密實(densify)、以及提高所述沉積物的表面特性。襯墊或次級種晶沉積物可另外通過浸在氣態氮(N2氣體)中或其他鈍化(passifying)環境中被鈍化，以防止表面氧化。發布於2013年I月22日的美國專利第8357599號中描述了襯墊或次級種晶的鈍化，通過引用將所述專利的公開內容的整體明確結合在此。
[0056]在已沉積種晶層之後(諸如以下的非限制性實例之一:PVD銅種晶，包括CVD Ru襯墊、或CVD Ru次級種晶的PVD銅種晶，或者另一種沉積金屬或金屬合金、層結合、或沉積技術)，所述特徵結構可包括種晶層之後的共形的金屬層。然而，應理解的是，共形的金屬層可直接沉積到阻擋層上，即，沒有種晶層。
[0057]在本公開內容的一個實施方式中，使用E⑶種晶工藝來沉積共形的金屬層，然後可使用被稱為E⑶種晶「外加」沉積(或E⑶種晶「外加」)的工藝來修正(modify)所述共形的金屬層，所述ECD種晶「外加」沉積工藝包括熱處理步驟。在本公開內容的其他實施方式中，可使用CVD、ALD或其他沉積技術來沉積共形的金屬層。根據本公開內容的實施方式，當經受熱處理或退火時，該共形的層是能流動的。
[0058]在本實施方式中，E⑶種晶「外加」通常是指E⑶金屬種晶沉積外加熱處理步驟，諸如退火步驟。在本公開內容的一個實施方式中，熱處理步驟可導致一些或所有的種晶沉積回流。與傳統的ECD金屬填充(使用酸化學物)相比，ECD種晶「外加」沉積類似於ECD種晶沉積(使用鹼性化學物(basicchemistry)),但增加了熱處理步驟。此外，可進行E⑶種晶「外加」以便部分地或完全地填充特徵結構，而不是僅僅沉積種晶層。使用ECD種晶「外加」工藝，可實現小特徵結構的實質上無空隙的填充。在美國臨時申請第61/638851號和第61/638856號中描述了 ECD種晶「外加」工藝，通過引用將所述美國臨時申請結合在此，並且所述美國臨時申請對應於美國專利申請第13/801786號和第13/801860號，同樣通過引用將所述美國專利申請結合在此。
[0059]用於E⑶種晶「外加」沉積的E⑶腔室中使用的化學物可包括鹼性化學物，例如，pH值在約8至約10的範圍內的Cu (乙二胺)2，在本公開內容的一個實施方式中pH值約為9.3。然而,應理解的是,使用適當的有機添加劑的酸性化學物(acidic chemistry)也可用於實現共形的ECD種晶沉積。
[0060]在E⑶種晶沉積之後，工件就可經受旋轉(spin)、清洗和乾燥(SRD)工藝處理或其他清潔工藝處理。然後在一溫度下加熱ECD種晶，所述溫度熱得足以使種晶回流，但不過熱而使得工件或工件上的元件損壞或劣化。例如，所述溫度可在用於所述特徵結構中種晶回流的約100°C至約500°C的範圍內。適當的熱處理或退火溫度在約100°C至約500°C的範圍內，並且可由能夠保持約200°C至約400°C範圍內(至少在約250°C至約350°C的範圍內)的持續溫度的設備來完成。
[0061]可使用組成氣體或惰性氣體或諸如氨(NH3)之類的還原氣體來執行熱處理或退火工藝。在回流期間，沉積的形狀改變，使得金屬沉積物可淤積(pool)在特徵結構的底部中。除了在熱處理工藝期間回流，金屬沉積物還可生長更大的晶粒(grain)以及減小薄膜電阻率(film resistivity) ?可使用惰性氣體來冷卻加熱之後的工件。
[0062]可重複E⑶種晶沉積和回流步驟，以確保用E⑶種晶填充特徵結構的期望程度範圍。就此而言，在此所描述的工藝可包括一個或更多個ECD種晶沉積、清潔(諸如SRD)和熱處理循環。
[0063]圖1示出回流工藝100，且繪示出由該回流工藝構建的示例性特徵結構。在一示例性實施方式中，工件112 可以是結晶矽基板上的介電材料，工件112包含至少一個特徵結構122。在示例性步驟102中，特徵結構122被襯以阻擋層114，然後被襯以種晶層115。在示例性步驟104中，工件112的特徵結構122已在種晶層115上接收一層E⑶種晶材料116。在示例性退火步驟106中，在合適的溫度下對工件進行退火以引起示例性回流步驟108，以促進部分填充。在退火步驟過程中，ECD種晶材料116流入特徵結構122中以形成填充部118。在示例性實施方式中，可重複E⑶種晶沉積步驟104、退火步驟106和回流步驟108以達到填充部118的期望特性。重複步驟的數目可取決於結構。一旦填充部118達到期望的尺寸，就執行本工藝的剩餘步驟，如下文所述。
[0064]圖2是可與本公開內容一起使用的初始、以前開發的工藝的各種組合的圖表。以前開發的工藝的一些組合包括以下內容。第一，主鑲嵌(Main Damascene)工藝包括阻擋層和種晶層的沉積(參見圖3)。第二，E⑶種晶(亦稱為SLE)工藝包括阻擋層、種晶層和E⑶種晶層的沉積(參見圖4)。第三，具有襯墊的ECD種晶(SLE)工藝包括阻擋層、襯墊層、種晶層和ECD種晶層的沉積(參見圖5)。第四，具有次級種晶的ECD種晶(SLE)工藝包括阻擋層、次級種晶層和ECD種晶層的沉積。第五，具有次級種晶和快閃的ECD種晶(SLE)工藝包括阻擋層、次級種晶層、快閃層和ECD種晶層的沉積(參見圖6)。第六，ECD種晶(亦稱為D0B)工藝包括阻擋層和E⑶種晶層的沉積。
[0065]根據本公開內容的實施方式的其他先前存在的工藝包括:第七，命名為ECD種晶外加(DOB)工藝的工藝，所述E⑶種晶外加(DOB)工藝包括阻擋層和E⑶種晶「外加」層的沉積。第八，E⑶種晶外加工藝包括阻擋層、次級種晶層和E⑶種晶「外加」層的沉積。第九，不具有次級種晶的ECD種晶外加工藝包括阻擋層、種晶層和ECD種晶「外加」層的沉積(參見圖7)。第十，具有襯墊和種晶的ECD種晶外加工藝包括阻擋層、襯墊層、種晶層和ECD種晶「外加」層的沉積。
[0066]圖8中示出應用於雙鑲嵌應用時的本公開內容的一個實施方式。如上文提到的且如圖8所示，本公開內容的工藝200開始於步驟202，工件204具有在結晶矽晶片(未圖示)上的電介質206，如上所述，工件204已被處理到呈現已在步驟202中被鍍有阻擋層210的特徵結構208的步驟點(point)，特徵結構208之後被鍍有用上文所述的方式施加的種晶層212和/或可鍍膜(參見圖8)。在該工藝的下一步驟214中，用銅216或其他金屬部分地填充特徵結構208。能使用上文描述的ECD種晶「外加」工藝執行此步驟214，步驟214包括施加一層ECD種晶材料218至種晶層212，然後執行熱處理。此退火步驟引起銅或其他金屬回流進入特徵結構208中以形成部分填充部。能重複ECD種晶沉積步驟、退火步驟和回流步驟以達到填充物216的期望特性。這樣的步驟被重複的次數可取決於所期望的結構。
[0067]或者,通過使用傳統酸化學物的E⑶鍍(EOT plating),能部分地填充特徵結構208，所述E⑶鍍通常是比使用E⑶種晶更快的工藝。當然，也可使用其他工藝來代替銅鍍，例如，PVD或CVD。
[0068]接著，在步驟220，在部分銅(金屬)填充物之上施加銅合金(或其他金屬合金)層222，從而構建層疊的銅結構，如圖8所示。可通過鍍或其他沉積技術來施加此銅合金層。圖8示出該銅合金層相對較薄且未填充特徵結構208至電介質206的上表面。然而，能鍍或用其他方式沉積該合金以致特徵結構208被完全填充，而且甚至以致銅合金222在電介質上形成覆蓋物，並且另外覆蓋工件204且可能覆蓋整個工件。因此，能以各種厚度施加銅合金。被認為可取的是銅合金的最小厚度會是約10 A。
[0069]能使用鹼性化學物執行銅合金的鍍。形成合金或摻雜元素可由任何幫助減少電遷移的過渡金屬或貴金屬組成。這樣的合金可包括Ag、Au、Co、N1、Hf、Mn、Pd、Pt、T1、Zi或Zr，或被本領域技術人員熟知的其他金屬。亦能使用其他摻雜元素，比如Al、Ge、S、Se、S1、Sn 和 Te。
[0070]多於一個銅合金層將被利用，這也在本公開內容的範圍之內。例如，第一層可由第一銅合金構成，隨後是另一銅合金的第二層。並且，銅能與多於一種摻雜劑一起形成合金。例如，(這些)銅合金能由Co和AG、Co和Au、Co和Ti等構成。
[0071]能通過除電鍍之外的各種技術沉積金屬層222。這樣的技術可包括PVD、CVD或ALD沉積技術。此外，(這些)金屬層的總厚度可以是小於500 A,且能薄如20 A。
[0072]該工藝中的下一步驟224是施加銅以填充特徵結構208和構建覆蓋層226，如圖8所示。儘管銅是優選的金屬化材料，但也能使用其他金屬，例如，Co、N1、Au、Ag、Mn、Sn、W和Al。雖然用於施加金屬填充物和覆蓋層226的一種方法是通過電鍍，但也能使用其他金屬化技術，比如CVD或PVD。能以從200nm至100nm的不同厚度施加銅覆蓋物。此厚度為CMP工藝提供基礎，如下文所述。
[0073]本公開內容的該工藝中的下一步驟228是對結構進行退火。該退火工藝具有幾個效果，包括合金從層222受控擴散到位於特徵結構208中下面的銅填充物216的相鄰頂部中。
[0074]在足夠高的溫度下執行退火以引起合金遷移或擴散，但不會太熱以致工件或工件上的元件可被損壞或劣化。在這點上，為了發生成功的退火，溫度範圍可以從約100°C至約400°C。通過使用爐或其他能夠在期望範圍內保持持續的溫度的設備來執行退火。能理解的是，退火工藝的溫度及持續時間可取決於銅合金的組分和期望的合金擴散程度。
[0075]可使用組成氣體或惰性氣體、純氫、或諸如氨(NH3)之類的還原氣體來執行退火工藝。在退火期間，熱能量幫助層222中的合金金屬與銅填充物216的相鄰部分中的銅原子化學鍵合(chemical bond)。在退火工藝的結尾,惰性氣體可被用於冷卻加熱後的工件。經退火的工件能改變合金層222的電特性及其他特性。
[0076]如圖8所示，在步驟232中已經執行退火後，使用CMP工序移除覆蓋電介質的上表面上面的各材料層和銅覆蓋物。這留下與電介質206的頂表面236同延的選擇性帽234。如上文所指，此帽通過充當分流層(shunt layer)來改善線的電遷移性能。另外，所述帽促進與下一金屬化層的粘合，同樣提高電遷移性能。
[0077]此帽可具有足以執行此帽的改善電遷移性能的功能的厚度。在一個實例中，所述帽可具有從約5nm至100nm的厚度。
[0078]此外，通過執行CMP工藝，沒有合金殘餘物殘留在各線之間，這是優於用於生產金屬帽的現有方法的明顯優點。在帽234之上可施加進一步的金屬化層，在這種情況下，通過使用以上工藝來促進金屬化層粘合至金屬帽。
[0079]圖9披露了本公開內容的另一實施方式。如圖9所示，工藝300開始於步驟302，工件304包括結晶矽晶片(未圖示)上的電介質306。如上所述，電介質306已被處理到呈現已在步驟302中首先被鍍有阻擋層310的特徵結構308的步驟點。隨後，能用以上描述的方式在阻擋層310之上施加種晶層312和/或可鍍的膜。
[0080]此工藝中的下一步驟314是用銅(或其他金屬)部分地填充特徵結構308，所述銅(或其他金屬)被標記為313。能使用以上描述的E⑶種晶「外加」工藝實現此部分填充物313，所述E⑶種晶「外加」工藝包括施加一層E⑶種晶材料至種晶層上，然後執行熱處理。此退火步驟引起銅向下回流進入特徵結構308中以形成部分填充部。能重複E⑶種晶沉積步驟、退火步驟和回流步驟以達到填充物308的期望特性。這樣的步驟被重複的次數可取決於所期望的部分填充物308的結構。
[0081]在以上針對圖8描述的方式下，替代地，可通過使用傳統酸化學物的E⑶鍍來部分地填充特徵結構308，所述使用傳統酸化學物的ECD鍍通常比使用ECD種晶更快，但或許在消除部分填充物中的空隙及其他不連續方面不像那麼有效。當然，可使用其他工藝來代替銅鍍以獲得部分填充物313，例如PVD或CVD。
[0082]接著，在步驟320中，銅合金322被鍍在或用其他方式沉積在部分銅填充物313之上。此步驟可與以上針對圖8描述的形成合金的步驟220相同或非常相似。如以上針對圖8所述，可使用各種形成合金的金屬或形成合金的金屬的組合。另外，多於一個金屬合金層可被鍍在或沉積在部分填充物之上。
[0083]在下一步驟324中，沉積銅(或其他金屬)以填充特徵結構308且構建覆蓋層326，如圖9所示。用於施加銅填充物和覆蓋層326的一種方法是通過電鍍，所述電鍍相對於其他沉積方法是比較快且經濟的，亦能使用其他沉積方法。
[0084]接著，在步驟328中，用以上針對圖9描述的方式對工件304進行退火。然而，與圖9中不同，此處執行後鍍退火(post-plating anneal)以使合金322中的形成合金的元素分布遍及設置在特徵結構308中的銅。本質上，構建銅合金(青銅)金屬化互連334，其中形成合金的元素實質上均勻地擴散遍及銅填充物。
[0085]如上文所指，用於構建銅合金的摻雜元素可包括任何幫助減少電遷移的過渡金屬或貴金屬。這樣的金屬在上面列出。除了上面列出的那些金屬，形成合金的元素可包括任何青銅形成的元素或青銅形成的元素的組合。在這點上，為了有效地鍍青銅膜，需要將銅與另一元素共鍍(co-plate)。另外，在本公開內容的一些實施方式中，將兩種或更多種元素與銅共鍍。為了發生有效的鍍，在多數情形中，但不是所有情形中，需要摻雜元素的絡合物(complex)。用於CuCo青銅的此種化學物的典型實例利用Co和Cu乙二胺絡合物。此類絡合物是本領域技術人員所知道的。另外，為了便於控制這些元素的共鍍以形成期望的青銅互連，鍍液的濃度和PH水平被適當地調整。
[0086]在已經完成退火以致形成合金的元素在步驟330中擴散遍及特徵結構308後，接著，在步驟332中，使用CMP工序以移除銅覆蓋物，以及電介質306上方的所有層，以使得青銅互連334的頂表面與電介質306的頂表面共面。這樣的互連334能提供與由上面針對圖9描述的選擇性帽332提供的優點相同的優點。在這點上，雖然青銅互連的電阻可比銅的電阻稍微有點高，但該互連較小可能遭受電遷移和電遷移的不良影響。
[0087]圖10披露了本公開內容的另一實施方式，其中鈷(Co)被用作互連材料。如圖10所示，互連工藝400開始於步驟402,工件404包括結晶娃晶片(未圖示)之上的電介質406。電介質406已被處理到呈現特徵結構408的步驟點。在第一步驟402中，可選擇的阻擋層410能被施加至所述特徵結構的表面。該阻擋層可由金屬或化合物構成，所述金屬或化合物包括例如Mn、MnN、T1、Ta、TiN、TaN等。能用以上描述的方式(例如，通過CVD)在阻擋層410之上施加種晶層412和/或可鍍的膜。該種晶層可由CVD Co或鈷合金構成。不使用CVD，亦能使用PVD或ALD或其他沉積技術形成種晶層。
[0088]該工藝中的下一步驟414是用鈷或鈷合金部分地或全部地填充特徵結構408，所述鈷或鈷合金被標記為416。能使用以上描述的ECD種晶「外加」工藝執行此部分或全部填充工藝。此工藝導致無空隙填充，此工藝包括將一層ECD種晶材料施加在種晶層上，然後執行熱處理。此退火步驟引起鈷416回流進入特徵結構408中以形成填充部。如步驟420所示，可重複ECD種晶沉積步驟、退火步驟和回流步驟以達到填充物416的期望特性，執行ECD沉積步驟的次數取決於所期望的填充物416的結構。
[0089]應理解的是,此工藝使得能夠在薄膜電阻(sheet resistance)最高達1000 Ω / □的高薄膜電阻膜上鍍鈷。
[0090]接著，在步驟424中，如果不是已經填充滿鈷，則沉積銅以填充特徵結構408並且構建覆蓋層426。如上所述，一種可取的沉積工藝是通過電鍍來施加銅填充物和覆蓋物，電鍍相對於其他沉積方法是相對快且經濟的，也能使用其他沉積方法。
[0091]接著在步驟428中，用以上針對圖8和圖9描述的方式對工件進行退火。此熱處理的一個主要目的是要在特徵結構408中獲得均勻的合金材料組分。能用與以上針對圖8和圖9描述的方式相似或實質上相同的方式執行該退火工藝。
[0092]如圖10所示，在已經完成退火後，在步驟432中，使用CMP工序來移除銅覆蓋物以及電介質406之上的任何材料層，從而留下鈷或鈷合金互連434。互連434的頂部436與電介質406的頂表面是同延的。如上所指，此互連工序幫助解決覆層(cladding)而且因此幫助減小線電阻問題以及電遷移問題，當銅被用於金屬化時，常會出現線電阻問題以及電遷移問題。
[0093]圖11披露了應用於單鑲嵌情形的本方法的另一實施方式。如圖1lA所示，披露的金屬化工藝500開始於由介電層506和507構成的工件504，介電層506和507由UV阻隔層509隔開，介電層506和507、UV阻隔層509都位於結晶矽晶片(未圖示)上。如第一步驟502所示，在工件上執行過孔蝕刻以界定過孔508。
[0094]在下一步驟514中，如圖1lB所示，阻擋層510被施加至過孔508。能如以上包括針對圖8和圖9所述施加阻擋層510。之後，能用以上描述的方式將可鍍的種晶層512施加至阻擋層。或者，亦如以上所論述，可鍍膜能被施加在阻擋層之上。
[0095]亦如步驟514 (圖11B)所示，利用各種技術，過孔被鍍有金屬導體513，比如銅或銅合金。可使用本領域所知道的工藝「自下而上填充」或使用E⑶或E⑶種晶「外加」再填充(refill)工藝來執行這種鍍。如上所述，E⑶種晶「外加」工藝包括將一層E⑶種晶施加在種晶層517上，接著執行熱處理。此處理引起銅513或其他金屬化金屬回流進入過孔508中以執行過孔的部分填充。能重複ECD種晶沉積步驟、退火步驟以及回流步驟以達到過孔508的期望特性。在這點上，這些步驟被重複的次數可取決於期望的填充物的結構。
[0096]接著，在步驟520中(圖11C)，金屬(比如Co或Cu)或金屬合金522被鍍在或用其他方式沉積在過孔中，且亦覆蓋ECD種晶外加層。能用非常類似於以上針對圖8和圖9描述的步驟220和320中的形成合金的方式來執行鍍金屬522。亦如以上所指，可利用各種形成合金的金屬或形成合金的金屬的組合。此外，可在ECD種晶外加填充層之上鍍或沉積多於一個合金層。
[0097]在下一步驟522中(圖11D)，銅(或其他金屬)覆蓋物526被鍍在合金層522上。如以上所論述，能通過電鍍來經濟地且相對快速地施加覆蓋層526。然而，可使用其他沉積方法來代替。
[0098]接著，在選擇性步驟528中(圖11E)，用以上針對圖8-19描述的方式對工件504進行退火。退火步驟526導致層522中的合金受控地擴散進入過孔508中銅填充物513的相鄰頂部部分中(圖11F)。能在以上針對本公開內容的其他實施方式描述的條件下以及用上針對本公開內容的其他實施方式描述的方式執行退火。
[0099]如圖1lG所示，在已經執行退火工序後，在步驟532中使用CMP工序來移除銅覆蓋物。除了銅覆蓋物，全部其他材料層被移除降至電介質507。這在過孔508之上留下選擇性帽534，帽534與單鑲嵌介電層507的頂表面536是同延的。如將會理解的的那樣，通過使用CMP工藝，在相鄰過孔508之間不會留下金屬殘餘物。此外，選擇性帽534於是充當用於施加在介電層507之上的下一金屬化層的蝕刻終止層。
[0100]如圖12所示，通過本工藝500形成了對準容差過孔508。即使在覆蓋在上面的介電層544中找到的特徵結構540和542與過孔508重疊，選擇性帽534也保持特徵結構540和542與下面的過孔508之間的分隔。如能理解的那樣，這使工件能夠被生產有對準容差過孔508,從而便於半導體製造和加工工藝。
[0101]在圖12中，能用與針對圖8描述的方式相同的方式或類似的方式執行特徵結構540和542的金屬化。在這點上，在互連540和542之上形成選擇性金屬帽546。
[0102]本公開內容的各工藝的可替實施方式可包括以上已經描述的各步驟的變型，這些變型也旨在通過為單鑲嵌和雙鑲嵌集成方案(integrat1n scheme)中的過孔之上的自對準(self-aligned)溝槽和自對準過孔保證較寬的工藝窗口(process window)來提高互連的性能與可靠度。如上所指，本公開內容的工藝考慮到在金屬線之上設置的自對準選擇性金屬帽以減少電遷移的發生。另外，本公開內容的實施方式保證了過孔之上的選擇性金屬帽或蝕刻終止物以不僅通過防止產生「無底過孔(bottomless via) 」來有助於電遷移性能，而且使過孔是對準容差的。本公開內容的一些實施方式也包括作為互連線的金屬化的部分的金屬合金鍍和/或層疊金屬鍍。這樣的合金和金屬疊層能被選擇以改善電遷移性能。
[0103]此外，由在此描述的工藝實現的另一優點是能使用單一工具來執行以上描述的工藝步驟，所述單一工具比如為由應用材料公司生產的Raider?電化學沉積、清潔(例如，SRD),以及熱處理或退火工具。這些工藝步驟包括ECD種晶沉積步驟(或若重複的話，幾次E⑶種晶沉積步驟)、清潔步驟(或若重複的話，幾次清潔步驟)、熱處理步驟(或若重複的話，幾次熱處理步驟)、以及鍍步驟。因此，不必將工件從一個地點移動到另一個地點或從一個機器移動到另一個機器以執行以上描述的工藝的各步驟。
[0104]雖然已示出和說明了說明性實施方式，但是將應理解的是，在不背離本發明的精神和範圍的情況下，在本發明中能做出各種改變。例如，能使用多電極系統(mult1-electrode system)來執行以上所述的材料沉積步驟和工序。這樣的系統的示例被陳述於第7351314號、第7351315號以及第8236159號美國專利中，通過援引將這些美國專利併入在此。
【權利要求】
1.一種用於在工件中形成互連的方法，所述方法包括: (a)獲得包括特徵結構的工件基板； (b)在所述特徵結構中沉積金屬導電層以部分地或完全地填充所述特徵結構； (C)如果所述特徵結構被所述金屬導電層部分地填充，則沉積金屬填充物以完成所述特徵結構的填充； (d)施加銅覆蓋物； Ce)在用以退火所述工件的條件下熱處理所述工件；和 Cf)使用CMP移除所述覆蓋物並減小所述工件的高度以暴露所述工件基板和金屬化的特徵結構。
2.如權利要求1所述的方法，其中所述特徵結構包含互連，並且由CMP對所述金屬覆蓋物的移除暴露了所述工件基板的上表面。
3.如權利要求1或2所述的方法，其中用於所述金屬導電層的金屬選自由銅、鈷、鎳、金、銀、錳、錫、鋁和上述金屬的合金組成的組。
4.如權利要求1-3任一項所述的方法，其中所述金屬導電層由選自包括電化學沉積、化學氣相沉積和原子層沉積的組的方法來沉積。
5.如權利要求1-4任一項所述的方法，其中所述金屬導電層使用化學物來沉積，所述化學物包括選自由銅、乙二胺、檸檬酸、酒石酸鹽和脲組成的組的至少一種銅絡合物。
6.如權利要求1-5任一項所述的方法: 其中所述金屬導電層部分地填充所述特徵結構；和 進一步包括在施加所述金屬填充物和/或銅覆蓋物之前，沉積金屬合金層以進一步部分地填充或完全地填充所述特徵結構。
7.如權利要求6所述的方法，其中所述金屬合金層覆蓋整個所述工件。
8.如權利要求1-7任一項所述的方法，其中所述金屬合金是所述導電層的合金。
9.如權利要求1-8任一項所述的方法，其中所述金屬合金層是蝕刻終止材料。
10.如權利要求1-9任一項所述的方法，其中所述金屬合金選自由銅合金、鈷合金、鎳合金、金合金、銀合金、猛合金、錫合金和招合金組成的組。
11.如權利要求1-9任一項所述的方法，其中所述金屬合金的形成合金的元素包含過渡金屬或貴金屬。
12.如權利要求11所述的方法，其中所述形成合金的元素選自由Ag、Al、Au、Co、Ge、Hf、Mn、Pd、Pt、S、Se、S1、Sn、Te、T1、Zi 或 Zr 組成的組。
13.如權利要求6-12任一項所述的方法，其中對所述工件的所述退火以受控的方式進行以限制所述金屬合金的所述合金元素到所述特徵結構的上部的擴散。
14.如權利要求6-13任一項所述的方法，其中進行對所述工件的所述退火以使所述導電金屬層的所述合金均勻地擴散遍及整個所述特徵結構。
15.如權利要求1-14任一項所述的方法，進一步包括熱處理所述工件以引起所述金屬導電層回流到所述特徵結構中，以構建第一共形導電層。
16.如權利要求15所述的方法，進一步包括在所述第一導電共形層之後沉積至少一個附加導電層，以及熱處理所述工件以引起每一個附加導電層的回流。
17.如權利要求1-16任一項所述的方法，其中所述金屬填充物和/或所述金屬覆蓋物選自由Cu、Co、N1、An、Ag、Mn、Sn和Al或上述金屬的合金組成的組。
18.如權利要求1-17任一項所述的方法，進一步包括在所述導電層被沉積之前，在所述特徵結構中沉積導電種晶層。
19.如權利要求18所述的方法，其中用於所述導電種晶層的金屬選自由銅、鈷、鎳、金、銀、錳、錫、鋁、釕和上述金屬的合金組成的組。
20.如權利要求18或19所述的方法，其中所述導電種晶層選自由種晶、次級種晶、以及種晶與襯墊的堆疊膜組成的組。
21.如權利要求1-20任一項所述的方法，進一步包括在所述金屬導電層被沉積之前，在所述特徵結構中沉積阻擋層。
22.如權利要求1-21任一項所述的方法，其中所述特徵結構的尺寸選自以下尺寸組成的組:小於30nm,約5nm至小於30nm,約1nm至小於30nm,約15nm至約20nm,約20nm至小於30nm,小於20nm,小於 1nm,以及約5nm至10nm。
【文檔編號】H01L21/768GK104051336SQ201410099406
【公開日】2014年9月17日 申請日期:2014年3月17日 優先權日:2013年3月15日
【發明者】伊斯梅爾·T·埃邁什, 羅伊·沙維夫, 梅於爾·奈克 申請人:應用材料公司