一種製備氧化鋅基壓敏電阻的方法
2023-11-04 20:22:27 2
專利名稱：一種製備氧化鋅基壓敏電阻的方法
技術領域：
本發明涉及材料領域中壓敏電阻的製備，具體是一種製備氧化鋅基壓敏電阻的方法。(二) 背景技術目前ZnO基壓敏電阻的生產工藝依然為傳統氧化物陶瓷生產工藝(傳統工藝)原料組份確定後，所需各種氧化物原料在配料後， 一般經球磨混料、塑化、造粒(加 壓造粒、噴霧造粒、凍結造粒等)、壓片(單向加壓)、排膠、燒結、打磨、披電極等多道工序製備。該生產工藝主要存在以下兩方面的缺點其一、素坯體均勻性較差。由於採用上述工藝時，素坯體在單向壓力作用下成型， 隨著位置的不同，素坯體中各點的應力狀態也隨之變化；同時，球形粉料顆粒間的空隙也不可能被完全消除，因此很難製備出均勻性較高的素坯體。從而使採用該工藝制 備出的壓敏電阻陶瓷的顯微組織均勻性也較差。由這種陶瓷生產的壓敏電阻在使用過 程中，容易產生局域化電導，並在陶瓷中氣孔較大、較多的區域內形成裂紋，最終導 致壓敏電阻的失效。其二、難以製備出非圓片形的壓敏電阻。素坯體採用單向作用下，由於只有在圓 柱形(其它近似圓形)的模具中成型時，粉料顆粒才具有最佳的流動性，因此採用工 藝製備的壓敏電阻通常均為圓片形。而在某些特殊應用場合，很可能需要非圓片形的 壓敏電阻。如高壓壓敏電阻應用領域，壓敏電阻的包封空間往往是長方體形，由於壓 敏電阻陶瓷對浪湧的吸收能力和電極間有效晶粒個數(瓷體體積)成正比，因此要求 使用長方形或方形的壓敏電阻，以儘可能充分的利用空間，使電極間瓷體的體積達到 最大，從而提高其對浪湧電流的吸收能力。顯然目前傳統工藝製備的圓片狀壓敏電阻 無法實現上述目的。
發明內容為克服原有工藝中存在的難以製備顯微組織均勻性高、形狀為非圓片形的氧化鋅基壓敏電阻的缺點，本發明提出一種製備氧化鋅基壓敏電阻的方法。為實現上述目的，本發明採用流延、等靜壓疊壓和切割工序取代原有工藝中的造 粒、(單向加壓)成型工藝，製備出顯微組織均勻、外形可為長方形等非圓片形的氧化 鋅基壓敏電阻。具體過程為(1) 製備混合漿料按既定配比配料，並根據需要採用常規方法對配料進行預 處理；在預處理後的原料中按常規方法添加粘合劑、增塑劑、分散劑和溶劑，並混合 均勻，製成所需混合漿料；(2) 製備膜片將混合漿料在流延機上製成所需厚度的帶狀膜片，並切割成一 定規格的長方形標準膜片；(3) 製備料塊將標準膜片在疊壓機上疊壓成所需厚度的料塊後，採用等靜壓 進行壓合；(4) 燒結將料塊切割成所需尺寸的素坯體，然後按以下兩種不同條件對素坯 體進行排膠和燒結當素坯體厚度>1毫米時，按常規流延膜片排膠工藝進行排膠後， 在空氣氛中燒結；當素坯體的厚度《1毫米時，先將素坯體夾在平行放置的兩塊承燒 板之間，再按常規流延膜片排膠工藝進行排膠和燒結，以確保製備出無翹曲變形的壓 敏電阻瓷片。(5) 批電極層打磨去除瓷片表面的氧化層，並在其表面均勻塗履導電銀漿後 進行熱處理，以在瓷片上下表面形成導電的銀電極層；(6) 打磨對已經具有銀電極的瓷片的側面進行打磨、塗履防護層處理，即制 備出所需的壓敏電阻；本發明的優點在於採用流延、等靜壓疊壓和切割工序取代原有工藝中的造粒、(單 向加壓)成型工藝，素坯體的顯微結構均勻，因而可以獲得顯微組織均勻的陶瓷體。 同時，可以根據實際需要通過調整流延膜片厚度和疊壓層數來靈活控制壓敏電阻的厚 度，從而獲得不同壓敏電壓的壓敏電阻；並且可以根據需要切割出任意形狀的壓敏電 阻素坯體，以適應不同的通流容量或封裝的要求。 具體實施方式
實施例一本實施例是製備厚度為1.2毫米，長和寬均為0.5釐米的氧化鋅基壓敏電阻。(1) 製備混合漿料在摩爾組成為98.5mol。/。氧化鋅、各0.375mol。/。五氧化二釩 和三氧化二銻、各0.25molQ/。的釩酸銻、四氧化三錳和三氧化二鈷的原料中添加粘合劑、 增塑劑、分散劑和溶劑，並混合均勻，製成所需混合漿料。(2) 製備膜片將上述流延漿料在流延機上製成厚度為40微米的帶狀膜片，在 切割機上述帶狀膜片切割成ioxio釐米的方形標準膜片。(3) 製備料塊將30張上述標準膜片在疊壓機上逐層疊壓，採用等靜壓壓合， 製成厚度為1.2毫米的料塊。(4) 燒結將上述料塊切割成長和寬均為0.5釐米的方片形素坯體，然後對其按 常規工藝進行排膠，並在空氣氛下於90(TC燒結4小時。(5) 批電極層用碳化矽砂紙將打磨掉瓷片上下表面的氧化層，在其表面均勻塗 履導電銀漿後，按常規工藝進行熱處理，以在瓷片上下表面形成導電的銀電極層。(6) 打磨對上述已經具有銀電極的瓷片的側面進行必要的打磨以消除上下電極間的短路後，即製備出所需的壓敏電阻。實施例二本實施例是製備厚度為0.6毫米，長和寬均為0.5釐米的氧化鋅基壓敏電阻。(1) 製備混合漿料在摩爾組成為98.5mol。/。氧化鋅、各0.375mol。/。的五氧化二 釩和三氧化二銻、各0.25mol。/。的釩酸銻、四氧化三錳和三氧化二鈷的原料中添加粘合 劑、增塑劑、分散劑和溶劑，並混合均勻，製成所需混合漿料。(2) 製備膜片將上述流延漿料在流延機上製成厚度為30微米的帶狀膜片，在 切割機上述帶狀膜片切割成10X 10釐米的方形標準膜片。(3) 製備料塊將20張上述標準膜片在疊壓機上逐層疊壓，採用等靜壓壓合， 製成厚度為0.6毫米的料塊。(4) 燒結將上述料塊切割成長和寬均為0.5釐米的方片形素坯體；素坯體夾在 平行放置的兩塊承燒板之間進行排膠，並在900。C燒結4小時。(5) 批電極層用碳化矽砂紙將打磨掉瓷片上下表面的氧化層，在其表面均勻塗 履導電銀漿後，按常規工藝進行熱處理，以在瓷片上下表面形成導電的銀電極層。(6)打磨對上述已經具有銀電極的瓷片的側面進行必要的打磨以消除上下電極 間的短路後即製備出所需的壓敏電阻。 實施例三本實施例是製備厚度為2毫米，長和寬均為1釐米的氧化鋅基壓敏電阻。(1) 製備混合漿料將摩爾組成為96.75mol。/。氧化鋅、0.5mol。/。三氧化二鉍、 2moiy。三氧化二銻、各0.25molQ/o三氧化二鉻、四氧化三錳和三氧化二鈷的原料混合均 勻並乾燥，然後在70(TC預燒2小時並隨爐冷卻；然後在其中添加粘合劑、增塑劑、 分散劑和溶劑，並混合均勻，製成所需混合漿料。(2) 製備膜片將上述流延漿料在流延機上製成厚度為50微米的帶狀膜片，在 切割機上述帶狀膜片切割成10X 10釐米的方形標準膜片。(3) 製備料塊將40張上述標準膜片在疊壓機上逐層疊壓，然後採用等靜壓壓 合，製成厚度為2毫米的料塊。(4) 燒結用切割機將上述料塊切割成長和寬均為11釐米的方片形素坯體，然 後對其按常規工藝進行排膠，並在空氣氛下於120(TC燒結4小時。(5) 批電極層用碳化矽砂紙將打磨掉瓷片上下表面的氧化層，在其表面均勻 塗履導電銀漿後，按常規工藝進行熱處理，以在瓷片上下表面形成導電的銀電極層。(6) 打磨對上述已經具有銀電極的瓷片的側面進行必要的打磨以消除上下電極間的短路後，即製備出所需的壓敏電阻。實施例四本實施例製備一種厚度為4毫米，長為2釐米，寬為1釐米的氧化鋅基壓敏電阻。(1) 製備混合漿料在摩爾比組成為98mol。/。氧化鋅、0.5mol。/o氧化l卜、0 5mo1。/。 三氧化二鈷、lmolQ/。三氧化二釹的原料中添加粘合劑、增塑劑、分散劑和溶劑，並混 合均勻，製成所需混合漿料。(2) 製備膜片將上述流延漿料在流延機上製成厚度為IOO微米的帶狀膜片，隨 後在切割機上述帶狀膜片切割成10X 10釐米的方形標準膜片。(3) 製備料塊將40張上述標準膜片在疊壓機上逐層疊壓，然後採用等靜壓壓 合，製成厚度為4毫米的料塊。(4) 燒結用切割機將上述料塊切割成長為2釐米，寬為1釐米的方片形素坯體， 然後對其按常規工藝進行排膠，並在空氣氛下於130(TC燒結1小時。(5) 批電極層用碳化矽砂紙將打磨掉瓷片上下表面的氧化層，在其表面均勻塗 履導電銀漿後，按常規工藝進行熱處理，以在瓷片上下表面形成導電的銀電極層。(6) 打磨對上述己經具有銀電極的瓷片的側面進行必要的打磨以消除上下電極 間的短路後即製備出所需的壓敏電阻。
權利要求
1. 一種製備氧化鋅基壓敏電阻的方法，包括混料、塑化、成型、排膠、燒結、打磨以及披電極，其特徵在於用流延、等靜壓疊壓和切割工序成型，具體過程為(1)製備混合漿料按既定配比配料，並根據需要採用常規方法對配料預處理，添加粘合劑、增塑劑、分散劑和溶劑後混合均勻，製成所需混合漿料；(2)製備膜片將混合漿料在流延機上製成所需厚度的帶狀膜片，並切割成一定規格的長方形標準膜片；(3)製備料塊將標準膜片疊壓成所需厚度的料塊後，採用等靜壓進行壓合；(4)燒結將料塊切割成所需尺寸的素坯體並對素坯體進行燒結，形成瓷片；(5)批電極層打磨去除瓷片表面的氧化層，並塗履導電銀漿後進行熱處理，使瓷片上下表面形成導電的銀電極層；(6)打磨對已經具有銀電極的瓷片的側面進行打磨、塗履防護層處理，即製備出所需的壓敏電阻。
2. 如權利要求l所述一種製備氧化鋅基壓敏電阻的方法，其特徵在於，當素坯體 厚度>1毫米時，按常規流延膜片排膠工藝進行排膠後，在空氣氛中燒結；當素坯體的 厚度《1毫米時，先將素坯體夾在平行放置的兩塊承燒板之間，再按常規流延膜片排 膠工藝進行排膠和燒結。
全文摘要
本發明是一種製備氧化鋅基壓敏電阻的方法，以流延、等靜壓疊壓和切割工序取代原有工藝中的造粒、單向加壓成型工藝。具體過程為按常規辦法製成混合漿料；將混合漿料在流延機上製成所需厚度的帶狀膜片，並切割成長方形標準膜片；將標準膜片疊壓成所需厚度的料塊後採用等靜壓壓合；切割料塊以得到所需尺寸的素坯體，排膠、燒結後打磨、批電極層並塗履防護層，即製備出所需的壓敏電阻。本發明所採用的技術方案使素坯體的顯微結構均勻，從而獲得顯微組織均勻的陶瓷體；可通過調整流延膜片厚度和疊壓層數來靈活控制壓敏電阻的厚度，從而獲得不同壓敏電壓的壓敏電阻；並且可根據需要切割出任意形狀的壓敏電阻素坯體，以適應不同的通流容量或封裝要求。
文檔編號H01C17/00GK101266854SQ20071001751
公開日2008年9月17日 申請日期2007年3月16日 優先權日2007年3月16日
發明者燕 丁, 田長生, 鳴 趙, 峰 高 申請人:西北工業大學