一種面積優化的fpga互連結構的製作方法
2023-12-05 11:36:11
一種面積優化的fpga互連結構的製作方法
【專利摘要】本實用新型提出一種FPGA互連結構。所述的FPGA互連結構包括第一級多路復用器和至少另一級多路復用器，其中第一級多路復用器的輸出信號構成所述至少另一級多路復用器的輸入信號；所述至少另一級多路復用器包括多個多路復用器，所述多個多路復用器具有相同的多位第一輸入信號。多位數據通路經過基本相同的繞線路徑，即每條通路的延時基本相同，從而保證了數據的正常傳輸，並減小了具有相同輸入的多路復用器間的設計面積。
【專利說明】一種面積優化的FPGA互連結構
【技術領域】
[0001]本發明涉及FPGA互連結構，更具體地講涉及面積優化的FPGA互連結構。
【背景技術】
[0002]有許多應用要求集成電路具有可編程或可配置的網際網路。一個這樣的應用是現場可編程邏輯門陣列(Field programmable gate array,簡稱FPGA),其中，邏輯門通過可配置的網際網路而彼此連接。作為獨立晶片或系統中核心部分起作用的FPGA已經廣泛被應用於大量微電子設備中。
[0003]在FPGA的基本結構當中，多路復用器(MUX)應用的非常廣泛。多路復用器是構成FPGA的基本互連單元，通常FPGA有80%的面積被互連單元佔用。因此減小基本互連單元的面積對於減小FPGA晶片的整體面積有著很重要的意義。
[0004]圖1為現有技術中通常採用的FPGA互連結構64 X I多路復用器的結構示意圖。如圖1所示，該結構採用兩級多路復用器來實現，其中第一級由16個4選I多路復用器組成，該第一級中所有4選I多路復用器共享相同的配置位，第二級由一個16選I多路復用器組成。
[0005]圖2為現有技術中通常採用的FPGA互連結構64X4多路復用器的結構示意圖。如圖2所示，該結構採用四組FPGA互連結構64X I多路復用器組成，該結構佔用了較大的版圖面積。
[0006]本發明根據多路復用器的版圖設計特點，設計了一種互連結構(xbar)，可以有效的減小互連單元的面積。
【發明內容】
[0007]本發明的目的是提供能夠克服以上問題的FPGA互連結構。
[0008]本發明提供一種FPGA互連結構，包含:第一級多路復用器和至少另一級多路復用器，其中第一級多路復用器的輸出信號構成所述至少另一級多路復用器的輸入信號；所述至少另一級多路復用器包括多個多路復用器，所述多個多路復用器具有相同的多位第一輸入信號。
[0009]第一級多路復用器由N組次級多路復用器組成，每組次級多路復用器共享配置位。次級多路復用器由M組多路復用器組成，所述M組多路復用器具有相同的多位第二輸入信號。
【專利附圖】
【附圖說明】
[0010]圖1是現有技術中FPGA互連結構64X I多路復用器的結構示意圖；
[0011]圖2是現有技術中FPGA互連結構64X4多路復用器的結構示意圖
[0012]圖3是本發明實施例的FPGA互連結構64X4多路復用器的結構示意圖；；
[0013]圖4是圖3所示的第二級多路復用器的結構示意圖；[0014]圖5是實施例中採用的源-漏共享技術圖；
[0015]圖6是圖4所示第二級多路復用器一部分的的設計版圖；
[0016]圖7是圖3所示的第一級多路復用器的結構示意圖；
[0017]圖8是本發明實施例的FPGA互連結構64X32多路復用器的結構示意圖；
【具體實施方式】
[0018]下面通過附圖和實施例，對本發明的技術方案做進一步的詳細描述。
[0019]圖3是根據本發明實施例的FPGA互連結構64X4多路復用器的結構示意圖。如圖3所示，該結構系統有64位輸入信號和4位輸出信號，由兩級多路復用器組成。
[0020]輸入端的64位信號分離為四組16位信號，每組16位信號又分離為四組4位信號作為第一級多路復用器的輸入信號。第一級多路復用器包括四組次級多路復用器，每組次級多路復用器包括4個4選I多路復用器並共享配置位，每組次級多路復用器輸入一組16位信號並輸出一組4位信號。第一級多路復用器輸出的四組4位信號經疊加後形成一組16位信號並作為第二級多路復用器的輸入信號。
[0021]第二級多路復用器由四個16選I的多路復用器組成，每個16選I的多路復用器輸入一組16位信號並輸出四組I位信號，該四組I位信號經疊加後形成一組4位信號作為系統的輸出信號。其中輸入到每組16選I的多路復用器的16位信號是相同的。
[0022]圖4是圖3所示第二級多路復用器的結構示意圖。如圖4所示，有由上到下排列的四組(行)4選I多路復用器，每組由多路復用器sO、多路復用器S1、多路復用器s2、多路復用器s3和多路復用器s4組成。
[0023]在每組4選I多路復用器中，多路復用器sO、多路復用器S1、多路復用器s2和多路復用器s3共享配置位。多路復用器sO接收輸入信號X0_0、X1_0、X2_0和X3_0，輸出Y0_0;多路復用器si接收輸入信號Χ0_1、Χ1_1、Χ2_1和X3_l，輸出Υ0_1;多路復用器s2接收輸入信號X0_2，X1_2，X2_2和X3_2，輸出Y0_2 ;多路復用器s3接收輸入信號Χ0_3、Χ1_3、Χ2_3和Χ3_3，輸出Υ0_3。在相同的配置位的控制下，多路復用器sO、多路復用器S1、多路復用器s2和多路復用器s3選擇同樣位置的輸入信號作為各自輸出。輸出信號Y0〈0:3>經多路復用器s4選擇I位信號，由此實現一個16選I的多路復用器。
[0024]從圖4中可見，由於不同組但是列位置相同的4選I多路復用器s0_s3採用相同的輸入信號，不同組的4選I多路復用器s4輸出4個不同的I位信號，各組4選I多路復用器實際構成的16選I多路復用器具有相同的16位輸入和I位不同的輸出。因此，圖4所示的4組4選I多路復用器共同構成圖3中的第二級16選4多路復用器。
[0025]不同於現有技術中在第二級多路復用器中每個多路復用器的輸入是不同的特點，在本發明實施例中不同組但列位置相同的多路復用器的輸入信號是相同的，例如四個4選I多路復用器sO的輸入信號為相同的。如果替換構成這些不同組但列位置相同的多路復用器的相鄰電晶體的源極位置和漏極位置並將替換後的電晶體的相同節點進行共享，可減小節點之間的最小距離，從而有效的減小不同組多路復用器之間的最小距離，節約了設計面積。
[0026]圖5是實施例中採用的源-漏共享技術圖。如圖6A中所示為四組電晶體(I IIIIIIV)，其中A為源極，B為漏極，C為柵極。電晶體的柵極相當於多路復用器的配置位，用於控制多路復用器的輸出信號；電晶體的源極和漏極相當於多路復用器的輸入端和輸出端，用於輸入信號和輸出信號。舉例來說，第I組電晶體可以對應於圖5中的第I組多路復用器s0-s3分別對X0_0-X3_0、X0_1-X3_1、X0_2-X3_2和X0_3_X3_3的選擇。當電晶體的輸入不同時，相鄰電晶體不同的節點之間必需保持一個最小距離。
[0027]前文提及不同組但列位置相同的多路復用器s0_s3具有相同的輸入信號，這意味著，相鄰組(例如第I和II組)電晶體的漏極B (如果把B選為輸入端的話)可具有相同的信號。如圖6B所示，為了節約面積，可將相隔電晶體(II和IV或I和III)的源極和漏極進行位置對換，源極和漏極位置對換後的電晶體與未進行調整的電晶體的相鄰節點是相同的。如圖6C所示，由於電晶體的輸入是相同的，故可將相鄰電晶體的相同節點進行共享而形成面積優化的電晶體結構，該結構避免了電晶體節點之間的最小距離，可有效的節約面積。
[0028]圖6是圖4所示第二級多路復用器一部分的設計版圖。如圖6所示為圖4的第二級多路復用器中相鄰的兩組多路復用器s0-s3。下文以第一組和第二組復用器為例。在圖中X代表輸入，Xm_n表不對圖4中各組第η列多路復用器的第m個輸入；S代表輸出，Sp_q表示圖4中第P列第q組多路復用器的輸出。
[0029]S0_1、X0_0及其之間的配置位構成一個電晶體；S1_1、X0_1及其之間的配置位構成一個電晶體；S2_1、X0_2及其之間的配置位構成一個電晶體；S3_1、X0_3及其之間的配置
位構成一個電晶體。該第一排電晶體共享配置位。
[0030]同理，X0_0和 S0_0，X0_1 和 S1_0，X0_2 和 S2_0，X0_3 和 S3_0 分別構成一個晶體
管。該第二排電晶體共享配置位。
[0031]第一排電晶體和第二排電晶體具有共同的輸入信號，所以共享相同的輸入節點。由此，可減小相鄰電晶體不同節點之間的最小距離，從而有效地減小了不同組多路復用器之間的設計面積。
[0032]由於每組多路復用器共享配置位，可有效的減小當配置位不相同時為多路復用器提供獨立配置位而增加的設計面積。
[0033]圖7是圖3所示的第一級多路復用器的結構示意圖。如圖7所示有由上到下排列的四組(行)4選I多路復用器，每組由多路復用器z0、多路復用器zl、多路復用器z2和多路復用器z3組成。
[0034]在每組4選I多路復用器中，多路復用器z0、多路復用器zl、多路復用器z2和多路復用器z3共享配置位。多路復用器z0接收輸入信號10_0，11_0，12_0和13_0，輸出X0_0;多路復用器zl接收輸入信號10_1，11_1，12_1和13_1，輸出X0_1;多路復用器z2接收輸入信號10_2，11_2，12_2和13_2，輸出X0_2 ;多路復用器z3接收輸入信號10_3，11_3，12_3和13_3，輸出X0_3。在相同的配置位的控制下，多路復用器sO、多路復用器S1、多路復用器s2和多路復用器s3選擇同樣位置的輸入信號作為各自輸出。輸出信號X0〈0:3>,由此實現一個16選4的多路復用器。
[0035]從圖7中可見，由於不同組但是列位置相同的4選I多路復用器z0-z3採用相同的輸入信號，輸出4個不同的I位信號，各組4選I多路復用器實際構成的16選4多路復用器具有相同的16位輸入和4位不同的輸出。因此，圖7所示的4組4選I多路復用器共同構成圖3中的第一級16選4多路復用器。
[0036]本發明實施例的第一級多路復用器相對於現有技術的第一級多路復用器雖然會因每組配置位的不同而增加一定的設計面積，但是由於該第一級多路復用器產生的4組4位信號為第二級多路復用器的總輸入信號而不是現有技術中使用4組共享配置位的第一級多路復用器產生的4組16位信號分別作為第二級多路復用器4組16選I多路復用器的輸入信號，故可減少約四分之三的第一級多路復用器的設計面積，從而有效的減小了 FPGA互連結構的整體設計面積。
[0037]圖8是本發明實施例的FPGA互連結構64X32多路復用器的結構示意圖。
[0038]在一個優選的例子中，FPGA互連結構為64X32多路復用器。如圖8所示該結構系統有64位輸入信號和32位輸出信號，由兩級多路復用器組成。
[0039]輸入端的64位信號分離為四組16位信號，每組16位信號又分離為四組4位信號作為第一級多路復用器的輸入信號。第一級多路復用器由四組次級多路復用器組成，每組次級多路復用器又包含8個小組，每個小組由4個4選I多路復用器組成並共享配置位。第一級多路復用器的每個小組輸出一組4位信號，每組次級多路復用器共輸出四組4位信號，該四組4位信號經疊加後形成16位信號作為第二級多路復用器的輸入信號。
[0040]第二級多路復用器由8組多路復用器組成，每組多路復用器由4個16選I多路復用器組成。每個16選I多路復用器通過對輸入第一級多路復用器輸出的16位信號進行選取並輸出一組I位信號，每組多路復用器輸出的四組I位信號經疊加後形成4位信號作為系統的輸出信號，該第二級多路復用器共可產生八組4位信號。其中輸入到每個16選I的多路復用器的16位信號是相同的。
[0041]在又一個優選的例子中，FPGA互連結構為128X4多路復用器。該結構系統有128位輸入信號和4位輸出信號，由三級多路復用器組成。
[0042]輸入端的128位輸入信號輸入到第一級多路復用器，第一級多路復用器由四組各自共享配置位的32選16多路復用器組成，該32選16多路復用器從輸入的一組32位信號中選取16位信號作為輸出信號，四組16位信號作為第二級多路復用器的輸入信號。
[0043]第二級多路復用器由四組各自共享配置位的16選4多路復用器組成，該16選4的多路復用器從輸入的一組16位信號中選取4位信號作為輸出信號，第二級多路復用器輸出的四組4位信號經疊加後成型一組16位信號作為第三級多路復用器的輸入信號。其中輸入到每個16選4的多路復用器的16位信號是相同的。
[0044]第三級多路復用器由四組各自共享配置位的16選I多路復用器組成，該16選I的多路復用器從輸入的一組16位信號中選取I位信號作為輸出信號，第三級多路復用器共輸出四組I位信號經疊加後成型一組4位信號作為輸出信號。其中輸入到每個16選I的多路復用器的16位信號是相同的。
[0045]需要指出的是在至少另一極多路復用器中，至少有一級多路復用器採用本發明中多個多路復用器具有相同輸入信號的結構，優選的非第一級多路復用器可全部採用該結構以減小設計面積。第一級多路復用器採用其他的互連結構也以達到相同的技術效果，優選的第一級多路復用器可採用本發明中多個多路復用器具有相同輸入信號的結構以減小設計面積。
[0046]以上所述的【具體實施方式】，對本發明的目的、技術方案和有益效果進行了進一步詳細說明，所應理解的是，以上所述僅為本發明的【具體實施方式】而已，並不用於限定本發明的保護範圍，凡在本發明的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本發明的保護範圍之內。
【權利要求】
1.一種FPGA互連結構，包含:第一級多路復用器和至少另一級多路復用器，其中第一級多路復用器與至少另一級多路復用器電連接；所述至少另一級多路復用器包括多個多路復用器。
2.根據權利要求1所述的FPGA互連結構，其特徵在於所述第一級多路復用器由N組次級多路復用器組成。
3.根據權利要求2所述的FPGA互連結構，其特徵在於所述次級多路復用器由M組多路復用器組成。
【文檔編號】H03K19/177GK203377863SQ201320357469
【公開日】2014年1月1日 申請日期:2013年6月21日 優先權日:2013年6月21日
【發明者】崔運東, 王潘豐, 劉成利 申請人:京微雅格（北京）科技有限公司