包括垂直導電區域的電子設備及其形成工藝的製作方法

2023-11-11 12:34:27

包括垂直導電區域的電子設備及其形成工藝的製作方法
【專利摘要】本發明涉及包括垂直導電區域的電子設備及其形成工藝。電子設備可以包括可以在不同時間形成的不同垂直導電結構。垂直導電結構可以具有相同或不同的形狀。在一種實施例中，絕緣隔離件可以用於幫助使特定的垂直導電結構與工件的另一部分電絕緣，而且絕緣隔離件不能用於使不同的垂直導電結構電絕緣。當其它電子組件的形成也可以在任意一個或者兩個特定垂直導電結構當中形成時，垂直導電結構可以適合特定的電學考慮或者工藝流程。
【專利說明】包括垂直導電區域的電子設備及其形成工藝

【技術領域】
[0001]本公開內容涉及電子設備及形成電子設備的工藝，而且更具體地說，涉及包括垂直導電區域的電子設備及形成這種設備的工藝。

【背景技術】
[0002]絕緣柵場效應電晶體(IGFET)是一種可以用在電源切換電路中的常見電晶體類型。IGFET包括源極區域、漏極區域、在源極和漏極區域之間延伸的溝道區域，以及與溝道區域相鄰提供的柵極結構。柵極結構包括與溝道區域相鄰部署並且通過薄介電層與其隔開的柵極電極層。
[0003]在一種特定的應用中，可以使用一對功率電晶體來允許切換電路的輸出端子在兩個不同電壓之間切換。輸出可以連接到高側功率電晶體的源極並連接到低側功率電晶體的漏極。在一種特定的物理實施例中，高側功率電晶體和低側功率電晶體可以在相同的管芯上並且彼此互連。對於高側和低側功率電晶體之間互連的進一步改進以及與這種互連相關的工藝整合是期望的。

【專利附圖】

【附圖說明】
[0004]實施例是通過例子說明的而且不受附圖的限制。
[0005]圖1包括工件一部分的橫截面視圖的圖示，該工件包括掩埋的導電區域、掩埋的絕緣層、半導體層、襯墊層和停止層。
[0006]圖2包括在給層構圖以限定溝槽並形成導電栓塞之後圖1工件的橫截面視圖的圖
/Jn ο
[0007]圖3包括在形成垂直導電結構、介電層、水平定向的摻雜區域和resurf (降低表面電場)區域之後圖2工件的橫截面視圖的圖示。
[0008]圖4包括在形成絕緣構件、構圖的導電層、絕緣側壁隔離件和深體摻雜區域之後圖3工件的橫截面視圖的圖示。
[0009]圖5包括在形成主體區域、柵極電極、絕緣層和源極區域之後圖4工件的橫截面視圖的圖示。
[0010]圖6包括在形成ILD層並且給層構圖以限定溝槽之後圖5工件的橫截面視圖的圖
/Jn ο
[0011]圖7包括在溝槽中形成其它垂直導電結構之後圖6工件的橫截面視圖的圖示。
[0012]圖8包括在形成另一個ILD層之後圖7工件的橫截面視圖的圖示。
[0013]圖9包括在給層構圖以便限定暴露柵極電極、導電電極構件、水平定向的摻雜區域和沿著開口底部到水平定向的摻雜區域的重摻雜區域的接觸開口之後圖8工件的橫截面視圖的圖不。
[0014]圖10包括在給層構圖以便限定到主體區域的開口並且沿著開口底部到主體區域形成重摻雜區域之後圖9工件的橫截面視圖的圖示。
[0015]圖11包括在形成導電栓塞之後圖10工件的橫截面視圖的圖示。
[0016]圖12包括在形成用於電晶體結構的第一級互連之後圖11工件的橫截面視圖的圖
/Jn ο
[0017]本領域技術人員認識到，附圖中元件的圖示僅僅是為了簡化和清晰，而不一定是按比例繪製的。例如，圖中有些元件的尺寸可能相對於其它元件誇大了，以幫助提高對本發明實施例的理解。

【具體實施方式】
[0018]以下描述結合附圖是為了幫助理解這裡所公開的教導而提供的。以下討論將集中到所述教導的具體實現與實施例。這種集中的提供是為了幫助描述所述教導而不應當解釋為對所述教導範圍或適用性的限制。但是，基於如本申請中所公開的教導，可以使用其它實施例。
[0019]如在此所使用的，關於一個區域或結構，術語「水平定向的」和「垂直定向的」指電流流經這個區域或結構的主要方向。更具體地說，電流可以在垂直方向、水平方向或者垂直與水平方向的組合流經一個區域或結構。如果電流在垂直方向或者在其中垂成分大於水平成分的方向組合中流經一個區域或結構，則這個區域或結構將被稱為是垂直定向的。類似地，如果電流在水平方向或者在其中水平成分大於垂直成分的方向組合中流經一個區域或結構，則這個區域或結構將被稱為是水平定向的。
[0020]術語「金屬」或者其任何變體是要指包括族I至12任何一族中、族13至16中的元素、沿著並在由原子序數13 (Al),31 (Ga),50 (Sn),51 (Sb)和84 (Po)定義的線之下的元素的材料。金屬不包括Si或Ge。
[0021]術語「正常操作」和「正常操作狀態」指電子組件或設備設計成在其下操作的條件。這種條件可以從關於電壓、電流、電容、電阻或其它電參數的數據表或其它信息獲得。因而，正常操作不包括在遠超出其設計限制時操作電子組件或設備。
[0022]術語「功率電晶體」是要指設計成在電晶體處於斷開狀態時在電晶體的源極和漏極或者發射極和集電極之間維持至少1V差值來正常操作的電晶體。例如，當電晶體處於斷開狀態時，1V可以在源極和漏極之間維持，而不會有結擊穿或其它不期望的狀況發生。
[0023]術語「包括」、「包含」、「具有」或者其任何其它變體是要覆蓋非排它的包括。例如，包括一個特徵列表的方法、物品或裝置不一定僅限於那些特徵，而是可以包括沒有明確列出或者此類方法、物品或裝置固有的其它特徵。另外，除非明確地與此相反地聲明，否則「或者」指包容性或而不是排它性或。例如，條件A或B是由以下任何一個滿足的:A為真(或者存在)而B為假(或者不存在)，A為假(或者不存在)而B為真(或者存在)，以及A和B都為真(或者存在)。
[0024]而且，採用「一個」(「a」或「an」)的使用來描述這裡所描述的元件或組件。這樣做僅僅是為了方便並且給出本發明範圍的一般性意義。除非很清楚其意義相反，否則這種描述應當理解為包括一個、至少一個,或者單數也包括複數,或者反之亦然。例如，當這裡描述單個元素時，多於一個元素可以代替單個元素使用。類似地，當這裡描述多於一個元素時，單個元素可以代替多於一個元素。
[0025]基於2011年I月21日版的IUPAC元素周期表，族號對應於元素周期表中的列。
[0026]除非另外定義，否則這裡所使用的所有技術和科學術語都具有與本發明所屬領域普通技術人員通常理解相同的含義。材料、方法和例子僅僅是說明性的而不是要作為限制。就未在此描述的程度而言，關於具體材料和處理行為的許多細節是常規的而且可以在半導體和電子領域的教科書和其它來源中找到。
[0027]用於不同功率電晶體的電晶體結構可以彼此電連接並且利用垂直導電區域連接到掩埋的導電區域。垂直導電區域可以基本上完全相同的或者可以不同。在一種實施例中，一種類型的垂直導電區域可以用於一個功率電晶體，而另一種類型的垂直導電區域可以用於另一個功率電晶體。不同的垂直導電區域可以用於更好地使垂直導電區域適合在電子設備中形成的特定組件。即使對於基本上完全相同的電子組件，由於電壓、電場、電流、電流密度的差別、進行電連接的不同高度等，也可以使用半導體層中或者通過其的不同類型的垂直導電結構。不同類型的垂直導電結構可以考慮到用於結合該不同垂直導電結構的電子設備的電子、工藝和物理設計的更大靈活性。在關於附圖閱讀本說明書之後，這些概念會得到更好理解，附圖僅僅是說明特定的實施例，而不是限定本發明的範圍。
[0028]在以下描述的非限制性實施例中，電子設備可以包括切換電路，諸如降壓轉換器(Buck converter)。高側電晶體可以具有f禹合到電源端子,諸如Vd,的載流電極，以及I禹合到輸出端子的另一個載流端子。低側電晶體可以具有耦合到另一個電源端子，諸如Vs，的載流電極，以及耦合到輸出端子的另一個載流端子。用於高側和低側電晶體的控制電極可以耦合到控制單元。基於需要在輸出端子提供的電壓，控制單元可以向電晶體發送適當的信號。例如，如果輸出節點要基本上為VD，則高側電晶體被啟用，而低側電晶體被禁用。如果輸出節點要基本上為Vs，則高側電晶體被禁用，而低側電晶體被啟用。在一種特定的實施例中，高側和低側電晶體可以是作為用於高頻電壓調節器的電源切換電路一部分的功率電晶體。
[0029]電路示意圖中的電晶體可以物理地實現為單個電晶體結構或者多個電晶體結構。在一種特定的實現中，多個電晶體結構可以把它們的漏極區域或集電極區域彼此電連接，把它們的柵極電極或基極區域彼此電連接，並且把它們的源極區域或發射極區域彼此電連接。以下描述針對高側功率電晶體和低側功率電晶體。雖然在一種實施例中只示出或使用了單個電晶體，但是每個電晶體都可以關於電晶體結構來描述。因而，除非明確地相反聲明，否則對多個電晶體結構的提及也可以覆蓋單個電晶體結構。術語「HS電晶體結構」指至少為高側功率電晶體的部分的一個或多個電晶體結構，而術語「LS電晶體結構」指至少為低側功率電晶體的部分的一個或多個電晶體結構。
[0030]圖1包括工件100 —部分的橫截面視圖的圖不,其中工件100包括掩埋的導電區域102、掩埋的絕緣層104、半導體層106、襯墊層(pad layer)108和停止層110 (例如，拋光停止層或者蝕刻停止層)。掩埋的導電區域102可以包括族14元素(B卩，碳、矽、鍺或者其任意組合)而且可以是重η-型或P-型摻雜。對於本說明書，重摻雜是要指至少lX1019atoms/cm3 (原子數/立方釐米)的峰值摻雜劑濃度，而輕摻雜是要指小於I X 1019atoms/cm3的峰值摻雜劑濃度。掩埋的導電區域102可以是重摻雜襯底(例如，重η-型摻雜晶片)的一部分或者是位於相反導電類型的襯底之上或者另一個掩埋的絕緣層(未示出)之上的掩埋的摻雜區域，其中所述掩埋的絕緣層位於襯底和掩埋的導電區域102之間。在一種實施例中，掩埋的導電區域102利用η-型摻雜劑，諸如磷、砷、銻或者其任意組合，重摻雜。在一種特定的實施例中，如果掩埋的導電區域102的擴散保持低，則掩埋的導電區域102包括砷或銻，而且在一種特定的實施例中，掩埋的導電區域102包括銻，以便減少後續形成的半導體層形成期間自動摻雜的水平(與砷相比較)。掩埋的導電區域102將用於把高側電晶體的源極和低側電晶體的漏極電連接到一起並且作為用於電子設備的輸出節點的一部分。
[0031]掩埋的絕緣層104位於掩埋的導電區域102之上。在正常操作期間，掩埋的絕緣層104幫助隔離掩埋的導電區域102上的電壓與半導體層106的部分。掩埋的絕緣層104可以包括氧化物、氮化物或者氮氧化物。掩埋的絕緣層104可以包括單個膜或者具有相同或不同成分的多個膜。在一種實施例中，掩埋的絕緣層104可以具有至少大約0.2微米的厚度，並且在進一步的實施例中，掩埋的絕緣層104可以具有不大於大約5.0微米的厚度。在一種特定的實施例中，掩埋的絕緣層104具有在大約0.5微米至大約0.9微米範圍內的厚度。
[0032]半導體層106位於掩埋的絕緣層104之上並且具有主表面105，電晶體結構和其它電子組件(未示出)將隨後在該主表面上形成。半導體層106可以包括族14元素以及關於掩埋的導電區域102所描述的任何摻雜劑或者相反導電類型的摻雜劑。在一種實施例中，半導體層106是厚度在大約0.2微米至大約5.0微米範圍內並且摻雜濃度不大於大約I X 1017atoms/cm3的輕摻雜η-型或ρ-型外延矽層，而在另一種實施例中，摻雜濃度是至少大約lX1014atoms/cm3。半導體層106可以位於工件100的全部之上。在形成時或者在選擇性地摻雜半導體層106中的區域之前半導體層106中的摻雜劑濃度將被稱為本底摻雜劑濃度。
[0033]襯墊層108和停止層110可以隨後在半導體層106上利用熱生長技術、澱積技術或者其組合形成。襯墊層108和停止層110中每一層都可以包括氧化物、氮化物、氮氧化物或者其任意組合。在一種實施例中，襯墊層108具有與停止層110不同的成分。在一種特定的實施例中，襯墊層108包括氧化物，而停止層110包括氮化物。
[0034]圖2示出了在給層構圖以限定溝槽202並且在形成絕緣隔離件204和垂直導電栓塞222之後的工件，其中溝槽202、絕緣隔離件204和垂直導電結構222中每一種在圖2中都示出了一個。工件中HS電晶體結構在其中形成的部分可以具有溝槽202、絕緣隔離件204和垂直導電結構222，而工件中LS電晶體結構在其中形成的部分不能有溝槽202、絕緣隔離件204和垂直導電結構222。
[0035]構圖後的遮蔽層(未示出)在停止層110之上形成。在一種特定的實施例中，襯墊層108、停止層110、半導體層106和掩埋的絕緣層104的暴露部分被除去，以限定溝槽202的初始部分。各向異性蝕刻技術用於在處理中這個時候形成溝槽202的部分。在一種實施例中，基本上沒有掩埋的絕緣層104被除去，而在另一種實施例中，位於開口下面的掩埋的絕緣層104厚度中只有部分或者基本上全部都被除去。在一種特定的實施例中，每個溝槽202的寬度都是至少大約0.05微米或者大約0.1微米，而在另一種特定的實施例中，每個溝槽202的寬度不大於大約3.0微米、大約2.5微米或者大約I微米。構圖後的遮蔽層可以在形成溝槽202之後除去。在一種特定的實施例中，蝕刻劑可以用於除去可能在溝槽202中形成的任何殘留材料。這種蝕刻劑可以各向同性地蝕刻掩埋的絕緣層104的一部分並且底切半導體層106的一部分。在另一種實施例中，蝕刻可以不執行。
[0036]絕緣隔離件204可以在溝槽202中形成。也可以被稱為絕緣襯裡的絕緣隔離件204可以幫助電絕緣半導體層106與隨後在溝槽202中形成的導電栓塞222。在如所說明的實施例中，可以執行熱氧化來形成絕緣隔離件204。在另一種實施例中(未示出)，絕緣層可以保形澱積並被各向異性地蝕刻，以形成絕緣隔離件。絕緣隔離件204具有在大約20nm至大約200nm範圍內的寬度。
[0037]在形成導電栓塞222之前，沿溝槽202底部(如圖2中所示出的)任何剩餘的絕緣材料，諸如氧化物，都可以被除去，而且溝槽202可以延伸到掩埋的導電區域102中，以形成進入掩埋的導電區域102的溝槽延伸。在一種實施例中，溝槽延伸可以進入掩埋的導電區域102至少大約0.2微米，而在另一種實施例中，溝槽延伸可以是至少大約0.3微米。在進一步的實施例中，溝槽延伸可以不大於大約5.0微米，而在還有另一種實施例中是不大於大約2.0微米。在另一種實施例中，溝槽延伸可以比上述的更深或更淺。絕緣材料的除去和溝槽延伸的形成可以利用各向異性蝕刻技術來執行。
[0038]導電層在停止層110之上並且在溝槽202中形成，而且，在一種特定的實施例中，導電層基本上填滿溝槽202。導電層可以是多晶體並且包括包含金屬或包含半導體的材料。在一種實施例中，導電層可以包括重摻雜的半導體材料，諸如非晶矽或者多晶矽。在另一種實施例中，導電層包括多個膜，諸如粘合膜、阻擋膜和導電填充材料。在一種特定的實施例中，粘合膜可以包括難熔金屬，諸如鈦、鉭、鎢等；阻擋膜可以包括難熔金屬氮化物，諸如氮化鈦、氮化鉭、氮化鎢等，或者難熔金屬-半導體-氮化物，諸如TaSiN ;而導電填充材料可以包括鎢或者矽化鎢。在一種更特定的實施例中，導電層可以包括Ti/TiN/W。膜的數量以及那些膜的成分的選擇依賴於電性能、後續熱循環的溫度、其它標準或者其任意組合。難熔金屬和包含難熔金屬的化合物可以經受高溫(例如，難熔金屬的熔點可以是至少1400°C)、可以保形澱積，並且比重摻雜的η-型矽具有更低的體電阻率。在閱讀本說明書之後，本領域技術人員將能夠確定導電層的成分滿足他們對特定應用的需求或期望。在導電層形成過程中，空隙224可以沿溝槽202的中線在導電栓塞222中形成。空隙224可以是或者可以不是基本相同的尺寸。在如所示出的實施例中，在對應於掩埋的絕緣層104的高度形成的空隙可以比在更高高度，諸如與半導體層106橫向相鄰的高度，形成的空隙大。在後續的圖中空隙224可以存在而沒有示出。
[0039]導電層位於停止層110之上的一部分被除去，以便在溝槽202中形成導電栓塞222，如在圖2實施例中所示出的。如果需要或者期望，則持續的蝕刻或其它去除操作可以用於使導電栓塞222進一步凹進溝槽202中，如圖2中所示出的。
[0040]在後續的圖中，示出了工件的兩個部分，以提高對後續處理操作如何影響工件不同部分的理解。上部的圖示(更靠近圖紙的頂部)對應於工件中形成HS電晶體結構的部分，而下部的圖示(更靠近圖紙的底部)對應於工件中形成LS電晶體結構的部分。
[0041]參考圖3中上部的圖示，在存在停止層110的部分的同時(圖3中未示出)，襯墊層的暴露部分被蝕刻並且底切停止層110的部分，以暴露半導體層106靠近溝槽202的部分。在實施例中如圖3所示出的這個時候，可以執行溝槽填充材料的附加蝕刻，從而暴露絕緣隔離件204的上表面。絕緣隔離件204的暴露部分被蝕刻，然後停止層110的剩餘部分被除去。導電栓塞322在溝槽中形成並且幫助把導電栓塞222電連接到隨後將在半導體層106中形成的摻雜區域。除導電栓塞322可以或者不可以在溝槽202中凹進去之外，導電栓塞322可以利用用於導電栓塞222形成的任何材料與方法形成。導電栓塞222和322可以包括相同的材料或者不同的材料並且可以利用相同的技術或不同的技術形成。導電栓塞222和322的組合可以形成垂直導電結構342。在後續的圖中，垂直導電結構342用於指稱電栓塞222和322的組合。在其中不使用掩埋的絕緣層104的替換實施例中(未示出)，垂直導電結構342可以是半導體層106中摻雜區域的形式，這種摻雜區域可以利用一種或多種離子注入形成。因而，垂直導電區域可以是垂直導電結構、垂直摻雜區域或者其任意組合。在過程中的這個時候，襯墊層108和停止層110的剩餘部分可以從工件除去。
[0042]參考圖3中的兩個圖示，形成了介電層402、水平定向的摻雜區域422和resurf區域442。水平定向的摻雜區域422可以是至少電晶體結構的漏極區域的部分。在正常的操作狀態，載荷子(例如，電子)或電流主要在水平方向流經水平定向的摻雜區域422。水平定向的摻雜區域422可以具有小於大約I X 1019atoms/cm3且至少大約I X 1016atoms/cm3的摻雜劑濃度，而且在一種實施例中深度小於大約0.9微米,而在另一種實施例中小於大約0.5微米。在一種特定的實施例中，水平定向的摻雜區域422是η-型摻雜。
[0043]Resurf區域442可以幫助保持更多電流流經水平定向的摻雜區域422而不是進入水平定向的摻雜區域422下面的半導體層106。參考圖3中上部的圖示，resurf區域442可以不在水平定向的摻雜區域422中將形成用於高側電晶體的漏極觸點的一部分下面延伸。Resurf區域442可以具有不大於大約5 X 1017atoms/cm3且至少大約I X 1016atoms/cm3的慘雜劑濃度，而且在一種實施例中深度小於大約1.5微米,而在另一種實施例中小於大約1.2微米。在主表面105下面,Resurf區域442的峰值濃度可以在大約0.5微米至大約0.9微米的範圍內。在一種特定的實施例中，resurf區域442是ρ-型摻雜。
[0044]在一種實施例中，水平定向的摻雜區域422可以在resurf區域442之前形成。在另一種實施例中，水平定向的摻雜區域422可以在resurf區域442之後形成。
[0045]圖4包括在形成絕緣層502、導電電極532、絕緣構件542、絕緣隔離件544和深體摻雜區域562之後的圖示。絕緣層502可以利用熱生長技術、澱積技術或者其組合形成。絕緣層502可以包括氧化物、氮化物、氮氧化物或者其組合。在一種實施例中，絕緣層502包括氮化物並且具有在大約20nm至大約90nm範圍內的厚度。用於導電電極532的導電層澱積在絕緣層502之上。導電層包括導電材料或者可以通過例如摻雜使其導電。更特別地，導電層可以包括摻雜的半導體材料(例如，重摻雜的非晶矽、多晶矽等)、包含金屬的材料(難熔金屬、難熔金屬氮化物、難熔金屬矽化物等)，或者其任意組合。導電層具有在大約0.05微米至大約0.5微米範圍內的厚度。導電層被構圖，以限定開口 534，其中用於HS電晶體結構的漏極觸點在該開口中形成。
[0046]用於絕緣構件542的絕緣層澱積在用於導電電極532的構圖後的導電層之上和開口 534中。絕緣層可以包括一個或多個絕緣膜。絕緣層可以包括氧化物、氮化物、任何氮氧化物或者有機電介質。絕緣層具有在大約0.2微米至大約2.0微米範圍內的厚度。遮蔽層(未示出)在絕緣層之上形成並且被構圖，以限定開口，其中電晶體結構在該開口中形成。絕緣層的部分被構圖，以形成絕緣構件542，而且遮蔽特徵被除去。構圖後的導電層的暴露部分被除去，以形成導電電極532，該導電電極532幫助減小電晶體結構中的漏極-柵極電容。絕緣隔離件544沿構圖後的導電層532和絕緣構件542的側壁形成。在一種特定的實施例中，絕緣隔離件544包括氮化物並且通過把氮化物層澱積到大約20nm至大約90nm範圍內的厚度並且各向異性地蝕刻氮化物層以形成絕緣隔離件544來形成。由絕緣隔離件544限定的開口位於半導體層106中將形成深體摻雜區域562及源極和溝道區域的部分之上。
[0047]相對於漏極區域與隨後形成的溝道區域之間的雪崩擊穿，深體摻雜區域562可以在電晶體結構的漏極區域與深體摻雜區域562之間的雪崩擊穿期間提供替換路徑。在一種實施例中，深體摻雜區域562的峰值濃度比溝道區域的峰值濃度深至少大約0.1微米，而在另一種實施例中，深體摻雜區域562的峰值濃度比溝道區域的峰值濃度深不大於大約0.9微米。在進一步的實施例中，深體摻雜區域562的峰值濃度在主表面105下面大約0.6微米至大約1.1微米的範圍內。深體摻雜區域562可以利用單一的注入物或者注入物的組合形成。深體摻雜區域562可以或者可以不接觸掩埋的絕緣層104。對於單一注入物或者對於具有最低投射(projected)範圍的注入物(或者注入物的組合)，劑量可以在大約5X 1131ns/cm2 (離子數/平方釐米)至大約5 X 1014icons/cm2的範圍內。
[0048]圖5包括在形成柵極介電層602、柵極電極622、沿柵極電極622的暴露表面的絕緣層624、主體區域642以及源極區域644之後工件的圖示。主體區域642可以包括用於電晶體結構的溝道區域。主體區域642具有與溝道區域和深體摻雜區域562相同的導電類型並且可以具有至少大約lX1018atomS/Cm3的峰值摻雜劑濃度。在另一種未示出的實施例中，用於電晶體結構的溝道區域可以單獨形成。這種溝道區域可以通過離子注入形成，劑量在大約5X 10121ns/cm2至大約5 X 10131ns/cm2的範圍內。能量可以選擇成獲得大約0.05微米至大約0.3微米的投射範圍。
[0049]介電層402的暴露部分通過蝕刻被除去，而且柵極介電層602在沿開口底部的暴露表面之上形成。在一種特定的實施例中，柵極介電層602包括氧化物、氮化物、氮氧化物或者其任意組合併且具有大約5nm至大約50nm範圍內的厚度。柵極電極622位於柵極介電層602之上並且與導電電極532隔開並電隔離。柵極電極622可以通過澱積一層在澱積時就導電或者可以隨後使其導電的材料來形成。這層材料可以包括包含金屬或者包含半導體的材料。在一種實施例中，這層澱積成大約0.1微米至大約0.5微米的厚度。這層材料被蝕刻，以形成柵極電極622。在所示出的實施例中，柵極電極622的形成沒有利用掩模並且具有側壁隔離件的形狀。柵極電極622在其基部的寬度基本上與澱積時層的厚度相同。
[0050]絕緣層624可以從柵極電極622熱生長或者可以澱積在工件之上。絕緣層624的厚度可以在大約1nm至大約30nm的範圍內。源極區域644從主體區域642的部分形成。源極區域644中每一個都可以包括延伸部分和重摻雜部分。延伸部分可以具有高於大約5X1017atoms/cm3並低於大約5 X 1019atoms/cm3的摻雜劑濃度。如果需要或者期望，則附加的絕緣隔離件集合(未示出)可以在形成源極區域644的重摻雜部分之前形成。這種絕緣隔離件的形成覆蓋了源極區域644的延伸部分並且使重摻雜部分進一步從柵極電極622移位。絕緣隔離件可以通過澱積絕緣層並各向異性地蝕刻絕緣層來形成。絕緣隔離件可以包括氧化物、氮化物、氮氧化物或者其任意組合，並且在絕緣隔離件的基部具有大約50nm至大約200nm範圍內的寬度。
[0051]用於源極區域644的重摻雜部分的摻雜可以在形成絕緣層624之後執行。源極區域644的重摻雜部分可以允許隨後進行歐姆接觸並且具有至少大約I X 1019atoms/cm3的摻雜劑濃度。源極區域644可以利用離子注入形成、具有與主體區域642相反的導電類型，以及與水平定向的摻雜區域422和掩埋的導電區域102相同的導電類型。
[0052]雖然在圖6中沒有示出，但是處理繼續到把垂直導電結構342、主體區域642和源極區域644在每個HS電晶體結構中彼此電連接。構圖後的遮蔽層可以在工件之上形成並且限定在垂直導電結構342之上並與源極區域644的部分相鄰的開口。在該開口中，柵極介電層602、源極區域644以及主體區域642的部分被蝕刻。開口的底部可以在主體區域642或者深體摻雜區域562中。摻雜劑可以注入到主體區域642或者深體摻雜區域562或者其組合當中，以增加摻雜劑濃度高到足以允許形成歐姆接觸。
[0053]繼續該實施例，構圖後的遮蔽層可以被除去，並且柵極介電層602的暴露部分可以從源極區域644之上除去。難熔金屬可以澱積並發生反應，以便從矽的暴露部分形成金屬矽化物。金屬矽化物可以從源極區域644、主體區域642和垂直導電結構342的部分形成(如果暴露的部分包括矽的話)，而且如果其暴露的話，則可能還有柵極電極622的上部。金屬矽化物可以是與源極區域644、主體區域642和垂直導電結構342相鄰並且使它們彼此電連接的導電條的形式。因而，對於HS電晶體結構，源極區域644和主體區域642可以經垂直導電結構342電連接到掩埋的導電區域102。關於這種特徵的形成的附加細節可以在US2010/0327350中找到，該申請的教導關於導電條以及把源極和主體區域電連接到垂直導電結構。
[0054]對於上述特定實施例，LS電晶體結構可以在該工藝流程的一些或全部期間受到保護。在一種特定的實施例中，源極區域644和柵極電極622的上部可以矽化，但是在過程中這個時候LS電晶體結構的主體區域642將不暴露而且將不矽化。
[0055]為了簡化對如所說明的實施例中其它特徵的理解，矽化及垂直導電結構342、主體區域642和源極區域644電連接的細節沒有示出。本領域技術人員將認識到，對於HS電晶體結構，垂直導電結構342、主體區域642和源極區域644將彼此電連接，而且其它技術可以用於形成這種電連接，這種電連接可以在過程中這個時候或者稍後某個時間形成。
[0056]在過程中這個時候並且如圖6和7中所示出的，垂直導電結構將為LS電晶體結構形成，該垂直導電結構使水平定向的摻雜區域422和掩埋的導電區域102彼此電連接。圖6包括在形成層間介電(ILD)層662並且給該層構圖以限定溝槽682之後工件的圖示。ILD層662可以包括氧化物、氮化物、氮氧化物、有機電介質或者其任意組合。ILD層662可以包括具有基本上恆定或者變化的成分(例如，進一步來自半導體層106的高磷含量)的單個膜或者多個離散的膜。蝕刻停止膜、抗反射膜或者其組合可以在ILD層662內或之上使用，以幫助處理。ILD層662可以澱積到大約0.5微米至大約2.0微米範圍內的厚度。ILD層662可以被平面化，以改善後續處理操作期間(例如，平版印刷、後續拋光等)的工藝邊際(processmargin)。
[0057]構圖後的遮蔽層(未示出)在ILD層662之上形成。HS電晶體結構受構圖後的遮蔽層的保護，而且因此，沒有溝槽682在圖6上部的圖示中形成。構圖後的遮蔽層中的開口可以在工件中形成溝槽682的部分之上形成。參考圖6中下部的圖示，ILD層662、絕緣構件542、導電電極532、絕緣層502、介電層402、水平定向的摻雜區域422、resurf區域442、半導體層106和掩埋的絕緣層104的部分被構圖，以限定與LS電晶體結構相鄰的溝槽682。如果需要或者期望，則溝槽682可以延伸到掩埋的導電區域102中大約0.2微米至大約2.0微米的範圍。在另一種實施例中，溝槽682可以比以上所述的更深或更淺。在進一步的實施例中，掩埋的絕緣層104可以不存在。溝槽682可以完全或者只部分地延伸到掩埋的導電區域102。如果溝槽682隻部分地而不是完全延伸到掩埋的導電區域102，則溝槽682的底部可以被摻雜，以確保半導體層106沿溝槽底部的部分電連接到掩埋的導電區域102。
[0058]參考圖6，溝槽682具有使得後續形成的導電層基本上完全填滿溝槽682的寬度。在一種實施例中，溝槽682可以具有至少大約0.5微米的寬度，而在另一種實施例中，溝槽682可以具有至少大約0.8微米的寬度。在一種實施例中，溝槽682可以不大於3.0微米，而在另一種實施例中，溝槽682可以不大於大約2.5微米。在一種特定的實施例中，溝槽682具有大約1.1微米至大約2.0微米範圍內的寬度。
[0059]圖7包括在形成垂直導電結構702之後的圖示。垂直導電結構702可以使水平定向的摻雜區域422和掩埋的導電區域102彼此電連接。水平定向的摻雜區域422是至少用於所形成的電晶體結構的漏極區域的部分。因而，垂直導電結構702使掩埋的導電區域102和LS電晶體結構的漏極區域彼此電連接。另外，垂直導電結構342使掩埋的導電區域102和HS電晶體結構的源極區域644彼此電連接。因此，LS電晶體結構的漏極區域和HS電晶體結構的源極區域644經垂直導電結構342和702彼此電連接並且連接到掩埋的導電區域102。掩埋的導電區域102可以電連接到用於切換電路的輸出端子。
[0060]垂直導電結構702可以從在ILD層662之上及溝槽682中形成的導電層形成。在一種特定的實施例中，導電層基本上完全填滿溝槽682。導電層可以包括包含金屬或包含半導體的材料。在一種實施例中，導電層可以包括重摻雜的半導體材料，諸如非晶矽或多晶矽。在另一種實施例中，導電層包括多個膜，諸如粘合膜、阻擋膜和導電填充材料。在一種特定的實施例中，粘合膜可以包括難熔金屬，諸如鈦、鉭、鎢等；阻擋膜可以包括難熔金屬氮化物，諸如氮化鈦、氮化鉭、氮化鎢等，或者難熔金屬-半導體-氮化物，諸如TaSiN ;而導電填充材料可以包括鎢或者矽化鎢。在一種更特定的實施例中，導電層可以包括Ti/TiN/W。膜的數量以及那些膜的成分的選擇依賴於電性能、後續熱循環的溫度、其它標準或者其任意組合。難熔金屬和包含難熔金屬的化合物可以經受高溫(例如，難熔金屬的熔點可以是至少1400°C)、可以保形澱積，並且比重摻雜的η-型矽具有更低的體電阻率。在閱讀本說明書之後，本領域技術人員將能夠確定導電層的成分滿足他們對特定應用的需求或期望。用於形成垂直導電結構702的導電層可以基本上沒有空隙，或者，如果有任何空隙的話，則這種空隙可以小於垂直導電結構342中的空隙。如果垂直導電結構702中任意一個在對應於掩埋的絕緣層104的高度具有空隙，則處於垂直導電結構342中對應位置的空隙會比垂直導電結構702中每個這種空隙都大。
[0061]導電層位於ILD層662之上的部分被除去。這種去除可以利用化學_機械拋光或者毪式蝕刻(blanket etching)技術來執行。執行蝕刻或其它去除操作，以便使導電層進一步凹進溝槽682中，形成垂直導電結構702。垂直導電結構702最上面的高度至少位於與溝槽682緊鄰的水平定向的摻雜區域422的最低高度。由於垂直導電結構702最上面的高度延伸到比水平定向的摻雜區域422高的高度，因此耦合到導電電極532的寄生電容可能變得顯著。在一種特定的實施例中，垂直導電結構702可以延伸到不高於主表面105的高度。沒有垂直導電結構702被導電電極532覆蓋。從頂部看，垂直導電結構702可以在緊鄰的導電電極532對之間。
[0062]垂直導電結構702是垂直導電區域的例子。在另一種實施例中，可以使用不同類型的垂直導電區域。例如，在其中不存在掩埋的絕緣層104的實施例中，垂直導電區域可以是垂直導電結構702或者可以通過摻雜水平定向的摻雜區域422、resurf區域442和半導體層106的部分以形成從水平定向的摻雜區域422到掩埋的導電區域102延伸的重摻雜區域來形成。該重摻雜區域具有與水平定向的摻雜區域422相同的導電類型並且可以具有與垂直導電結構702相似的形狀。該重摻雜區域可以利用處於不同能量的不同注入物形成，使得在水平定向的摻雜區域422與掩埋的導電區域102之間進行相對低電阻的連接。當垂直導電結構被重摻雜區域代替時，重摻雜區域可以在工藝流程中更早地形成。
[0063]圖8包括在形成ILD層802之後工件的圖示。ILD層802在垂直導電結構702之上形成並且隨後完全填滿溝槽682的剩餘部分(在圖7中標記)。ILD層802可以包括如前面關於ILD層662所述的任何材料、膜和厚度。ILD層802可以具有與ILD層662相同或不同的材料、膜和厚度。ILD層802可以平面化。在如圖8中所示出的實施例中，ILD層802的一部分覆蓋在ILD層662上面。在另一種實施例中(未示出)，基本上覆蓋在ILD層662上面的ILD層802的全部都可以被除去。
[0064]構圖後的遮蔽層(未示出)在工件之上形成並且限定開口，觸點開口隨後將在該開口下形成。在如圖9所示出的實施例中，ILD層802和662、絕緣構件542、絕緣層624和絕緣隔離件522被構圖，以限定接觸開口，包括到柵極電極622的開口 922、到導電電極532的開口 932和到至少是用於HS電晶體結構的漏極區域的部分的水平定向的摻雜區域422的開口。開口 952的底部可以被摻雜，以形成重摻雜區域942，該區域允許形成到水平定向的摻雜區域422的歐姆接觸。重摻雜區域942具有與水平定向的摻雜區域422相同的導電類型和至少I X 1019atoms/cm3的摻雜劑濃度。
[0065]圖10包括在給層構圖以便限定開口 1052並且形成摻雜區域1042之後工件的圖示。開口 1052允許對LS電晶體結構製造源極/主體觸點。ILD層802和662及柵極介電層602可以被構圖，以限定開口 1052。開口 1052延伸通過源極區域644到達主體區域642。在另一種實施例中，開口 1052可以延伸通過主體區域642到達深體摻雜區域562。開口1052的底部可以被摻雜，以形成重摻雜區域1042，該區域允許形成到主體區域642的歐姆接觸。重摻雜區域1042具有與主體區域642相同的導電類型和至少I X 1019atoms/cm3的摻雜劑濃度。
[0066]在一種實施例中，在形成開口 1052之後，犧牲層(未示出)可以沿源極區域644的暴露部分形成，以減少這種區域反摻雜(counterdoping)的可能性。如果需要或者期望,貝U犧牲層可以沿開口 1052的底部各向異性地被蝕刻。重摻雜區域1042可以通過離子注入或者其它合適的摻雜技術形成。工件可以退火，以激活在接觸開口工序中引入到工件中的摻雜劑。在摻雜與退火之後，犧牲層被除去，以暴露源極區域644的暴露部分。
[0067]圖11包括在形成導電栓塞1122、1132、1142和1152之後的圖示。導電栓塞1122電連接到電晶體結構的柵極電極622，導電栓塞1132電連接到導電電極532，導電栓塞1142電連接到重摻雜區域942，而導電栓塞1152電連接到源極區域644。在一種實施例中，ILD層802中沒有導電栓塞電連接到垂直導電結構342和702。
[0068]在一種實施例中，導電栓塞1122、1132、1142和1152可以利用多個膜形成。在一種實施例中，包括難熔金屬的層可以澱積在工件之上及開口 922、932、952和1052中(在圖10中標記)，其中難熔金屬諸如T1、Ta、W、Co、Pt等。如果需要或期望，則包括金屬氮化物層的層可以澱積在包括難熔金屬的層之上。工件可以退火，使得包括難熔金屬的層的部分與暴露的矽，諸如基本上單晶或多晶矽，選擇性地發生反應，以形成金屬矽化物。因而，柵極電極622、導電電極532、源極區域644、水平定向的摻雜區域422、主體區域642及重摻雜區域942和1042的部分可以與包括難熔金屬的層中的金屬發生反應，以形成金屬矽化物。接觸絕緣層的、包括難熔金屬的層的部分不發生反應。金屬氮化物層可以形成，以進一步填充開口的一部分，但不是其剩餘部分。金屬氮化物層可以充當阻擋層。一層導電材料填充接觸開口 922、934、952和1052的剩餘部分。包括難熔金屬的層、金屬氮化物層和覆蓋在ILD層802之上的導電材料的部分被除去，以形成導電栓塞1122、1132、1142和1152。
[0069]圖12包括在形成第一級互連之後工件的圖示。ILD層1202可以包括如前面關於ILD層662所述的任何成分。ILD層1202可以具有與ILD層662基本上相同的成分或者不同的成分。ILD層1202被構圖，以限定通孔開口。
[0070]形成至少部分地在ILD層1202中的開口內延伸的互連1222、1232、1242、1322、1332和1342。互連1222和1322電連接到導電栓塞1122和柵極電極622。互連1232和1332電連接到導電栓塞1132和導電電極532。互連1242電連接到導電栓塞1142和HS電晶體結構的水平定向的摻雜區域422。互連1342電連接到導電栓塞1152、源極區域644和LS電晶體結構的主體區域642。在一種實施例中，互連1242電連接到電源端子，諸如VD，而互連1342電連接到電源端子，諸如Vs。
[0071]互連1222可以是同一個互連的部分或者可以是在不同互連級電連接的不同互連。互連1322可以是同一個互連的部分或者可以是在不同互連級電連接的不同互連。互連1222不可以電連接到互連1322，因此HS電晶體結構可以獨立於LS電晶體結構被控制。
[0072]在圖12上部的圖示中，導電電極532和源極區域644彼此電連接。互連1232可以在圖12中未示出的一個位置電連接到掩埋的導電區域102。在圖12下部的圖示中，導電電極532和源極區域644彼此電連接。互連1332和1342可以彼此電連接。在一種特定的實施例中，互連1332和1342彼此電連接並且連接到電源端子，諸如Vs。在另一種特定的實施例中，互連1232不電連接到互連1332、1342或者其任意組合。
[0073]雖然沒有示出，但是，根據需要或期望，附加的或者更少的層或特徵可以用於形成電子設備。場隔離區域沒有示出，但是可以用於幫助電隔離功率電晶體的部分。在另一種實施例中，可以使用更多的絕緣與互連級。鈍化層可以在工件之上或者在互連層中形成。在閱讀本說明書之後，本領域技術人員將能夠確定用於他們特定應用的層與特徵。
[0074]電子設備可以包括基本上與圖12中所示出電晶體結構基本上完全相同的許多其它電晶體結構。例如，基本上與圖12上部圖示中電晶體結構相似的電晶體結構可以彼此並聯，以形成電晶體，諸如高側電晶體，而基本上與圖12下部圖示中電晶體結構相似的電晶體結構可以彼此並聯，以形成電晶體，諸如低側電晶體。這種配置可以給予電子設備足夠有效的溝道寬度，這種溝道寬度可以支持在電子設備正常操作期間所使用的相對高的電流流。
[0075]在還有另一種實施例中，一個或多個雙極電晶體可以代替場效應電晶體使用。在這種實施例中，載流電極可以代替源極區域與漏極區域而包括發射極區域與集電極區域，並且控制電極可以代替柵極電極而包括基極區域。如果使用掩埋的集電極，則掩埋的集電極可以被構圖，以允許到掩埋的導電區域102的適當隔離的連接。
[0076]如在此所述的實施例可以允許使用也適用於電子設備中可操作在不同電壓、電場、電流、電流密度等的不同組件的不同垂直導電結構。垂直導電結構342在工藝流程中相對早地形成並且被絕緣隔離件204包圍，其中絕緣隔離件204可以幫助保持電流流經垂直導電結構342。垂直導電結構702沒有包圍它們的絕緣隔離件。垂直導電結構702可以在過程中稍後形成，因為不執行熱氧化以絕緣垂直導電結構702。
[0077]當比較垂直導電結構342和702時，與形成垂直導電結構702相比，更多的掩埋絕緣層104可以在形成垂直導電結構342的時候被除去。在一種特定的實施例中，垂直導電結構342的部分位於與掩埋的絕緣層104相同的高度並且具有最大寬度，而其它部分位於高於掩埋的絕緣層104的高度並且具有最小寬度。垂直導電結構702的部分位於與掩埋的絕緣層104相同的高度並且具有最大寬度，而其它部分位於高於掩埋的絕緣層104的高度並且具有最小寬度。垂直導電結構342的最大寬度與最小寬度之比大於垂直導電結構702的最大寬度與最小寬度之比。
[0078]許多不同方面與實施例都是可能的。以下描述那些方面與實施例中的一些。在閱讀本說明書之後，本領域技術人員將認識到，那些方面與實施例僅僅是說明性的而不限制本發明的範圍。實施例可以符合以下列出的一個或多個條款。
[0079]條款1.一種電子設備，可以包括掩埋的導電區域以及具有主表面和相反表面的半導體層，其中掩埋的導電區域部署成相比主表面來說更靠近相反的表面。該電子設備還可以包括與主表面相鄰並且朝著掩埋的導電區域延伸通過半導體層的第一垂直導電區域，其中第一垂直導電區域電連接到掩埋的導電區域；以及在半導體層中相比主表面來說更靠近掩埋的導電區域的第一點處部署在半導體層和第一垂直導電區域之間的絕緣層。該電子設備還可以包括與主表面相鄰並且朝著掩埋的導電區域延伸通過半導體層的第二垂直導電區域，其中第二垂直導電區域電連接到掩埋的導電區域，而且其中在半導體層和第二垂直導電區域之間在半導體層中相比主表面來說更靠近掩埋的導電區域的第二點處沒有部署絕緣層。
[0080]條款2.根據條款I的電子設備，其中半導體層限定溝槽，而且第二垂直導電區域包括位於溝槽中並且與半導體層鄰接的垂直導電結構。
[0081]條款3.根據條款I的電子設備，其中第一垂直導電區域和第二垂直導電區域具有不同的成分。
[0082]條款4.根據條款I的電子設備,還包括第一電晶體結構和與第一電晶體結構隔開的第二電晶體結構，其中第一和第二電晶體結構經第一垂直導電區域、掩埋的導電區域和第二導電區域彼此耦合。
[0083]條款5.根據條款4的電子設備，還包括包含第一源極區域的第一電晶體結構，其中第一垂直導電區域使第一源極區域和掩埋的導電區域彼此電連接；及包括第二漏極區域的第二電晶體結構，其中第二垂直導電區域使第二漏極區域和掩埋的導電區域彼此電連接。
[0084]條款6.根據條款5的電子設備，還包括覆蓋在第一漏極區域之上的第一導電電極，覆蓋在第二漏極區域之上的第二導電電極，或者二者都包括。
[0085]條款7.根據條款6的電子設備，其中第二電晶體結構還包括第二源極區域。第一導電結構電連接到第一源極區域，第二導電電極電連接到第二源極區域，或者二者都電連接。
[0086]條款8.根據條款6的電子設備，其中第一電晶體結構還包括第一柵極電極，第二電晶體結構還包括第二柵極電極，而且第一導電電極和第二導電電極中每一個都與第一柵極電極和第二柵極電極電隔離。
[0087]條款9.一種電子設備，可以包括掩埋的導電區域、該掩埋的導電區域之上的掩埋的絕緣層，以及位於掩埋的絕緣層之上的半導體層，其中半導體層具有主表面和相反的表面，而且掩埋的導電區域部署成相比主表面來說更靠近相反的表面。該電子設備還可以包括延伸通過掩埋的絕緣層的第一垂直導電結構，其中第一垂直導電結構電連接到掩埋的導電區域。該電子設備還可以包括延伸通過掩埋的絕緣層的第二垂直導電結構，其中第二垂直導電結構電連接到掩埋的導電區域。
[0088]在條款9的一種實施例一中，第一垂直導電結構限定部署成與掩埋的絕緣層相鄰的第一空隙，第二垂直導電結構不限定與掩埋的絕緣層相鄰的空隙或者限定與掩埋的絕緣層相鄰的至少一個第二空隙，其中第一空隙大於所述至少一個第二空隙中的每一個。
[0089]在條款9的另一種實施例二中，第一和第二垂直導電結構的若干部分的特徵在於，使得第一垂直導電結構的一部分位於與掩埋的絕緣層相同的高度並且具有第一最大寬度，第一垂直導電結構的另一部分位於高於掩埋的絕緣層的高度並且具有第一最小寬度，而且第一比率是第一最大寬度與第一最小寬度之比；第二垂直導電結構的一部分位於與掩埋的絕緣層相同的高度並且具有第二最大寬度，第二垂直導電結構的另一部分位於高於掩埋的絕緣層的高度並且具有第二最小寬度；第二比率是第一最大寬度與第二最小寬度之比；而且第一比率大於第二比率。
[0090]在條款9的另一種實施例三中，既包括條款9的實施例一中的內容，也包括條款9的實施例二中的內容。
[0091]條款10.根據條款9所述的電子設備，其中第一垂直導電結構限定部署成與掩埋的絕緣層相鄰的第一空隙，第二垂直導電結構不限定與掩埋的絕緣層相鄰的空隙或者限定與掩埋的絕緣層相鄰的至少一個第二空隙，其中第一空隙大於所述至少一個第二空隙中的每一個。
[0092]條款11.根據條款9所述的電子設備，其中第一垂直導電結構的一部分位於與掩埋的絕緣層相同的高度並且具有第一最大寬度，第一垂直導電結構的另一部分位於高於掩埋的絕緣層的高度並且具有第一最小寬度，而且第一比率是第一最大寬度與第一最小寬度之比；第二垂直導電結構的一部分位於與掩埋的絕緣層相同的高度並且具有第二最大寬度，第二垂直導電結構的另一部分位於高於掩埋的絕緣層的高度並且具有第二最小寬度；第二比率是第一最大寬度與第二最小寬度之比；而且第一比率大於第二比率。
[0093]條款12.根據條款9所述的電子設備，還包括與主表面相鄰的水平定向的摻雜區域，其中第二垂直導電結構使水平定向的摻雜區域與掩埋的導電區域彼此電連接。
[0094]條款13.—種形成電子設備的工藝，可以包括提供工件，該工件包括掩埋的導電區域和位於該掩埋的導電區域之上的半導體層，其中半導體層具有主表面和相反的表面，其中掩埋的導電區域部署成相比主表面來說更靠近相反的表面。該工藝還可以包括形成與主表面相鄰並且朝著掩埋的導電區域延伸通過半導體層的第一垂直導電區域，以及形成與主表面相鄰並且朝著掩埋的導電區域延伸通過半導體層的第二垂直導電區域，其中形成第二垂直導電區域在與形成第一垂直導電區域不同的時間執行。
[0095]條款14.根據條款13所述的工藝，還包括形成柵極電極和形成源極區域。形成柵極電極、形成源極區域或者形成這二者在形成第一垂直導電區域之後執行；而形成第二垂直導電區域在形成柵極電極、形成源極區域或者形成這二者之後執行。
[0096]條款15.根據條款14所述的工藝，其中形成柵極電極和形成源極區域在形成第一垂直導電區域之後執行；而形成第二垂直導電區域在形成柵極電極和形成源極區域之後執行。
[0097]條款16.根據條款13所述的工藝，還包括在半導體層之上形成導電電極，其中形成導電電極在形成第一垂直導電區域之後執行，而形成第二垂直導電區域在形成導電電極之後執行。
[0098]條款17.根據條款13所述的工藝，其中半導體層限定具有側壁的溝槽，而且形成第二垂直導電區域包括形成位於溝槽中並且與側壁鄰接的導電層。
[0099]條款18.根據根據條款17所述的工藝，其中半導體層限定具有另一個側壁的另一個溝槽，該工藝還包括沿這另一個側壁的一部分形成絕緣層，並且形成第一垂直導電區域包括在這另一個溝槽中形成另一個導電層，其中絕緣層位於這另一個導電層與半導體層之間。
[0100]條款19.根據條款13所述的工藝，還包括在形成第一垂直導電區域之後形成導電電極，其中形成第二垂直導電區域在形成導電電極之後執行。
[0101]條款20.根據條款19所述的工藝，還包括在形成導電電極之後形成柵極電極。
[0102]應當指出，不是以上在通用描述或例子中描述過的所有行為都是必需的，具體行為的一部分可能不是必需的，而且一個或多個更進一步的行為可以除描述過的那些之外被執行。還有，行為列出的次序不一定是它們執行的次序。
[0103]以上關於具體實施例描述了好處、優點以及對問題的解決辦法。但是，可能造成任何好處、優點或解決辦法出現或變得更加明確的好處、優點、對問題的解決辦法及任何特徵都不應當認為是任何或所有請求保護範圍的關鍵性、必需或基本特徵。
[0104]這裡所描述的實施例的說明書與圖示是要提供對各種實施例的結構的一般性理解。該說明書與圖示不是要用作對使用這裡所述結構或方法的裝置與系統的所有元件與特徵的詳盡和綜合描述。單獨的實施例可以結合起來在單個實施例中提供，而且反過來，為了簡潔而在單個實施例背景下描述的各種特徵也可以單獨地或者以任意組合提供。另外，對範圍中所陳述的值的提及包括那個範圍中的每個值。僅閱讀本說明書之後，許多其它實施例將會對本領域技術人員明顯。其它實施例可以被使用並且從本公開內容導出，使得在不背離本公開內容範圍的情況下可以進行結構替換、邏輯替換或者其它變化。因此，本公開內容應當認為是說明性而不是約束性的。
【權利要求】
1.一種電子設備,包括: 掩埋的導電區域； 半導體層，具有主表面和相反的表面，其中掩埋的導電區域布置成相比所述主表面來說更靠近所述相反的表面； 第一垂直導電區域，與所述主表面相鄰並且朝著所述掩埋的導電區域延伸通過所述半導體層，其中所述第一垂直導電區域電連接到所述掩埋的導電區域； 絕緣層，布置在所述半導體層和所述第一垂直導電區域之間所述半導體層中相比所述主表面來說更靠近所述掩埋的導電區域的第一點處；以及 第二垂直導電區域，與所述主表面相鄰並且朝著所述掩埋的導電區域延伸通過所述半導體層，其中所述第二垂直導電區域電連接到所述掩埋的導電區域，並且其中所述半導體層和所述第二垂直導電區域之間在所述半導體層中相比所述主表面來說更靠近所述掩埋的導電區域的第二點處沒有布置絕緣層。
2.如權利要求1所述的電子設備，其中所述第一垂直導電區域和所述第二垂直導電區域具有不同的成分。
3.如權利要求1或2所述的電子設備，還包括第一電晶體結構和與所述第一電晶體結構隔開的第二電晶體結構，其中所述第一電晶體結構和所述第二電晶體結構經所述第一垂直導電區域、所述掩埋的導電區域和所述第二導電區域彼此耦合。
4.如權利要求3所述的電子設備，還包括: 所述第一電晶體結構包括第一源極區域，其中所述第一垂直導電區域將所述第一源極區域和所述掩埋的導電區域彼此電連接；以及 所述第二電晶體結構包括第二漏極區域，其中所述第二垂直導電區域將所述第二漏極區域和所述掩埋的導電區域彼此電連接。
5.如權利要求4所述的電子設備，還包括: 第一導電電極，覆蓋在所述第一漏極區域之上；和 第二導電電極，覆蓋在所述第二漏極區域之上， 其中所述第二電晶體結構還包括第二源極區域，其中: 所述第一導電結構電連接到所述第一源極區域；並且 所述第二導電電極電連接到所述第二源極區域。
6.—種電子設備,包括: 掩埋的導電區域； 掩埋的絕緣層，位於所述掩埋的導電區域之上； 半導體層，布置於所述掩埋的絕緣層之上，其中所述半導體層具有主表面和相反的表面，並且所述掩埋的導電區域布置成相比所述主表面來說更靠近所述相反的表面； 第一垂直導電結構，延伸通過所述掩埋的絕緣層，其中所述第一垂直導電結構電連接到所述掩埋的導電區域；以及 第二垂直導電結構，延伸通過所述掩埋的絕緣層，其中所述第二垂直導電結構電連接到所述掩埋的導電區域， 其中: (i)所述第一垂直導電結構限定布置成與所述掩埋的絕緣層相鄰的第一空隙，所述第二垂直導電結構不限定與所述掩埋的絕緣層相鄰的空隙或者限定與所述掩埋的絕緣層相鄰的至少一個第二空隙，其中所述第一空隙大於所述至少一個第二空隙中的每一個；(ii)所述第一垂直導電結構和所述第二垂直導電結構的若干部分的特徵在於使得: 所述第一垂直導電結構的一部分位於與所述掩埋的絕緣層相同的高度並且具有第一最大寬度，所述第一垂直導電結構的另一部分位於高於所述掩埋的絕緣層的高度並且具有第一最小寬度，並且第一比率是所述第一最大寬度與所述第一最小寬度之比； 所述第二垂直導電結構的一部分位於與所述掩埋的絕緣層相同的高度並且具有第二最大寬度，所述第二垂直導電結構的另一部分位於高於所述掩埋的絕緣層的高度並且具有第二最小寬度，並且第二比率是所述第二最大寬度與所述第二最小寬度之比；並且所述第一比率大於所述第二比率；或者既(i )又(i i )。
7.一種形成電子設備的方法，包括: 提供工件，所述工件包括掩埋的導電區域和所述掩埋的導電區域之上的半導體層，其中所述半導體層具有主表面和相反的表面，其中所述掩埋的導電區域布置成相比所述主表面來說更靠近所述相反的表面； 形成與所述主表面相鄰並且朝著所述掩埋的導電區域延伸通過所述半導體層的第一垂直導電區域；以及 形成與所述主表面相鄰並且朝著所述掩埋的導電區域延伸通過所述半導體層的第二垂直導電區域，其中形成第二垂直導電區域在與形成第一垂直導電區域不同的時間執行。
8.如權利要求7所述的方法，還包括: 形成柵極電極；和 形成源極區域， 其中: 形成所述柵極電極和形成所述源極區域在形成所述第一垂直導電區域之後執行；並且 形成所述第二垂直導電區域在形成所述柵極電極和形成所述源極區域之後執行。
9.如權利要求7或8所述的方法，還包括在所述半導體層之上形成導電電極，其中形成所述導電電極在形成所述第一垂直導電區域之後執行，並且形成所述第二垂直導電區域在形成所述導電電極之後執行。
10.如權利要求7或8所述的方法，其中: 所述半導體層限定具有第一側壁的第一溝槽和具有第二側壁的第二溝槽；並且 所述方法還包括沿所述第一側壁的一部分形成絕緣層； 形成所述第一垂直導電區域包括形成在另一溝槽中的第一導電層，其中所述絕緣層布置於所述第一導電層和所述半導體層之間；並且 形成所述第二垂直導電區域包括形成位於所述溝槽中並與所述第二側壁鄰接的第二導電層。
【文檔編號】H01L21/60GK104051416SQ201410095373
【公開日】2014年9月17日 申請日期:2014年3月14日 優先權日:2013年3月15日
【發明者】G·M·格裡瓦納, G·H·羅切爾特 申請人:半導體元件工業有限責任公司