一種形成鰭的方法及結構與流程

2023-10-21 06:25:07

本發明涉及半導體製造領域，特別涉及一種形成鰭的方法及結構。

背景技術：

隨著集成電路工藝的不斷發展，器件的溝道長度不斷的縮短，出現的短溝道效應使得器件的電學性能不斷惡化。英特爾在22nm技術節點引入鰭式場效應電晶體(Fin-FET)的立體器件結構，Fin-FET是具有鰭型溝道結構的電晶體，它利用薄鰭的幾個表面作為溝道，從而可以防止傳統電晶體中的短溝道效應，同時可以增大工作電流。

現有技術中製備鰭(Fin)及層間介質層(STI)的過程主要包括：首先，進行刻蝕形成Fin，如圖1A所示；填充SiO2介質材料並進行化學機械平坦化(CMP)，如圖1B所示；然後，使用HF腐蝕一定厚度的SiO2介質材料，保留部分SiO2介質材料在Fin之間，從而形成STI，如圖1C所示。但是通過該方法製備的Fin，在刻蝕過程中會在Fin上產生大量的缺陷，這些缺陷會影響Fin的性能；此外，已形成的Fin在形成STI的長時高溫過程中，會降低已形成的Fin的性能。

為了進一步提升電晶體的性能，通常採用具有高遷移率的材料來代替矽作為Fin的材料，例如採用鍺、三五族化合物半導體來代替矽，這些高遷移率材料在經過刻蝕及長時高溫過程後，性能衰減往往更嚴重。

技術實現要素：

本發明提供了一種形成鰭的方法及結構，以解決現有技術中不易獲得高質量鰭的技術問題。

本發明提供了一種形成鰭的方法，包括：

提供襯底，所述襯底上形成有具有開口的第一掩膜層；

形成第二掩膜層，位於開口側壁的第二掩膜層的厚度等於預設的鰭的寬度；

填充開口以形成平整表面；

去除開口側壁處的第二掩膜層，以暴露所述襯底；

進行外延獲得鰭。

優選的，所述填充開口以形成平整表面包括：

在第二掩膜層之上填充第三掩膜層；

進行表面平坦化，暴露第二掩膜層。

優選的，所述第二掩膜層與所述第一掩膜層的選擇刻蝕比≥50:1，所述第二掩膜層與所述第三掩膜層的選擇刻蝕比≥50:1。

優選的，所述鰭包括以下任一種：矽、鍺、矽鍺、三五族化合物半導體及其疊層。

優選的，所述進行外延獲得鰭還包括：

進行外延獲得鰭之前對襯底進行預腐蝕露出襯底晶向和/或生長一定厚度緩衝層。

優選的，所述鰭的材質與襯底的材質不同。

優選的，所述進行表面平坦化後第一掩膜層厚度為：8倍第二掩膜層厚度≥第一掩膜層厚度≥2倍第二掩膜層厚度。

一種包含鰭的器件結構，包括：

襯底，所述襯底上形成有具有開口的第一掩膜層；

位於所述開口的部分底部的第二掩膜層；

位於所述開口之內，且與所述開口側壁的間隙寬度為第二掩膜層厚度的第三掩膜層；所述第三掩膜層與第一掩膜層的表面處於同一水平位置；

位於所述間隙之中及間隙之上的鰭形外延層。

優選的，所述鰭形外延層包括以下任一種：矽、鍺、矽鍺或三五族化合物半導體及其疊層。

優選的，所述鰭形外延層包括：緩衝層及外延層。

優選的，所述第一掩膜層與第三掩膜層為低k介質層。

本發明提供了一種形成鰭的方法及結構，包括：提供襯底，該襯底上形成有具有開口的第一掩膜層，然後在襯底表面形成第二掩膜層，該第二掩 膜層作為犧牲層，其在開口側壁的厚度為預設的鰭的寬度相同，然後填充開口以形成平整表面；其中，第一掩膜層及填充開口的層用於形成Fin-FET的STI，然後再去除開口側壁處的第二掩膜層，以形成用於製備鰭的間隙，該間隙暴露所述襯底；最終，進行外延，在該間隙及該間隙之上形成鰭形外延層。由於該方法形成的鰭是通過外延實現，無需進行刻蝕工藝，因此不會額外產生大量缺陷；並且，該方法是在形成STI之後才形成鰭，形成的鰭不會經過STI的長時高溫過程，不會因長時高溫影響鰭的性能。

此外，該方法形成的鰭的寬度與第二掩膜層的厚度一致，可以通過調整第二掩膜層的厚度精確控制鰭的寬度；並且由於在具有較高深寬比的間隙中外延生長鰭，可以抑制因晶格失配導致的外延缺陷向上生長，獲得具有高晶格質量的鰭，以形成具有高遷移率的鰭。

附圖說明

為了更清楚地說明本申請實施例或現有技術中的技術方案，下面將對實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明中記載的一些實施例，對於本領域普通技術人員來講，還可以根據這些附圖獲得其他的附圖。

圖1A至圖1C為現有技術中一種Fin製備過程的截面結構示意圖；

圖2為現有技術中一種高遷移率Fin的截面結構示意圖；

圖3為現有技術中另一種高遷移率Fin的截面結構示意圖；

圖4為根據本發明實施例提供的形成Fin的方法的流程圖；

圖5A至圖5F為根據本發明實施例一提供的形成鰭Fin的過程的截面結構示意圖；

圖6為根據本發明實施例二提供的形成Fin的截面結構示意圖；

圖7為根據本發明實施例三提供的形成Fin的截面結構示意圖。

具體實施方式

下面詳細描述本發明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功 能的元件。下面通過參考附圖描述的實施例是示例性的，僅用於解釋本發明，而不能解釋為對本發明的限制。

此外，本發明可以在不同例子中重複參考數字和/或字母。這種重複是為了簡化和清楚的目的，其本身不指示所討論各種實施例和/或設置之間的關係。此外，本發明提供了的各種特定的工藝和材料的例子，但是本領域普通技術人員可以意識到其他工藝的可應用於性和/或其他材料的使用。另外，以下描述的第一特徵在第二特徵之「上」的結構可以包括第一和第二特徵形成為直接接觸的實施例，也可以包括另外的特徵形成在第一和第二特徵之間的實施例，這樣第一和第二特徵可能不是直接接觸。

為了更好地理解本發明，下面首先對現有技術中形成Fin的方法進行簡介。為了獲得Fin，現有技術通常採用光刻工藝或側牆轉移技術定義Fin的位置，然後通過刻蝕形成Fin，接著採用高深寬比工藝(High Aspect Ratio Process，HARP)等形成STI。為了進一步提升器件的性能，通常選用載流子遷移率高的材料代替矽材料形成Fin，例如，鍺、鎵砷等，具體步驟一般包括：首先在襯底上外延生長一層高載流子遷移率的外延層，然後在該外延層通過光刻工藝、刻蝕工藝等來形成Fin，但是該方法由於需要對外延層進行刻蝕，期間會在Fin上產生大量的缺陷；接著再形成STI，如圖2所示；由於先形成Fin，再形成STI，而形成STI期間會經過長時間的高溫過程，這會影響Fin的性能。為此，現有技術中也提出了一些改進方案，例如，首先在矽襯底上形成矽材質的Fin，然後形成STI，接著在Fin上外延生長矽鍺來提升Fin的載流子遷移率，如圖3所示，該方法可以避免STI高溫過程對矽鍺的影響，但是，由於外延生長的矽鍺等高載流子遷移率的材料的晶格與矽材料的晶格存在較大的失配度等原因，會在外延層中產生大量缺陷，該缺陷會影響器件的性能。

本發明提供的一種形成鰭的方法及結構，通過在形成有具有開口的第一掩膜層的襯底上，形成第二掩膜層，該第二掩膜層作為犧牲層，其在開口側壁的厚度為預設的鰭的寬度相同，然後填充開口以形成平整表面；第一掩膜層及填充開口的層作為Fin-FET的STI，然後再去除開口側壁處的第二掩膜層，以形成用於製備鰭的間隙，該間隙暴露所述襯底；最終，進行 外延，在該間隙及該間隙之上形成鰭形外延層。根據本發明提供的方法形成的鰭，直接通過外延形成，無需進行刻蝕工藝，避免了因刻蝕產生大量缺陷；並且，該方法是在形成STI之後才形成鰭，能避免STI的長時高溫過程對鰭的性能的影響。

以下將結合具體的實施例對該方法進行詳細的說明，如圖4至圖5所示。

本發明中，所述襯底100可以為半導體襯底，比如：Si襯底、Ge襯底、SiGe襯底、SOI(絕緣體上矽，Silicon On Insulator)或GOI(絕緣體上鍺，Germanium On Insulator)等。在其他實施例中，所述半導體襯底100還可以為包括其他元素半導體或化合物半導體的襯底，例如GaAs、InP或SiC等，還可以為疊層結構，例如Si/SiGe等，還可以為其他外延結構，例如SGOI(絕緣體上鍺矽)等。

所述外延可以為異質外延，例如，在矽襯底上外延鍺、矽鍺、三五族化合物半導體等；當然也可以是同質外延，例如，在矽襯底上外延矽，在鎵砷襯底上外延鎵砷等。此外，所述外延還可以在不同時段進行不同的外延工藝，例如，所述外延可以包括緩衝層外延及外延層外延兩部分；又例如，所述外延層可以為多種外延層的疊層：矽/矽鍺/鍺疊層、鎵砷/鋁砷/鎵砷疊層等。

實施例一

在本實施例中，所述襯底100為矽襯底，所述Fin的材料為鍺。一種形成鰭104的方法包括：

步驟S01，提供襯底100，所述襯底100上形成有具有開口的第一掩膜層101，如圖5A所示。

在本實施例中，所述第一掩膜層101可以作為層間介質層(ILD)，例如，所述第一掩膜層101可以為SiO2、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)等通過HARP、化學氣相沉積法(CVD)、旋塗絕緣介質層(SOD)等工藝實現；還可以為低k介質層，例如，含碳氧化物(Carbon Doped Oxide，CDO)，以降低電路層之間的寄生電容C對RC延遲的影響。

所述開口可以通過光刻工藝、刻蝕工藝等常規半導體工藝形成，在此 不再詳述。

具體的，通過HARP法在矽襯底上形成厚度為200nm的二氧化矽薄膜，然後通過側牆轉移技術及刻蝕工藝定義開口的位置，並暴露所述矽襯底。

步驟S02，形成第二掩膜層102，位於開口側壁的第二掩膜層102的厚度等於預設的鰭的寬度，如圖5B所示。

在本實施例中，第二掩膜層102與第一掩膜層101的厚度關係為：8倍第二掩膜層102厚度≥第一掩膜層101厚度≥2倍第二掩膜層102厚度，這樣以保證後續去除第二掩膜層102之後形成的孔隙的深寬比大於2，以阻止外延缺陷的向上延伸，保證獲得高質量的外延層，且所述孔隙的深寬比小於8，以避免深寬比過大的孔隙無法進行外延生長；並且所述第二掩膜層102與第一掩膜層101的選擇刻蝕比≥50:1，以保證在後續去除第二掩膜層102的過程中，減小對第一掩膜層101的影響，所述第二掩膜層102可以為氮化矽、二氧化鈦、無定形碳等。所述開口側壁上第二掩膜層102的厚度決定後續形成Fin的寬度，為了精確控制Fin的寬度，可以通過以下步驟進行控制：首先選定形成第二掩膜層102的方法，然後確定該方法形成的第二掩膜層102在平坦表面及側壁上的生長速率的比值，然後根據該比值及預設的Fin寬度，計算需要設定的第二掩膜層102的厚度，最後形成計算獲得的厚度的第二掩膜層102。

在一個具體實施例中，通過增強等離子體化學氣相沉積法(PECVD)在襯底100表面沉積指定厚度的氮化矽薄膜。

步驟S03，填充開口以形成平整表面，如圖5C至圖5D所示。

在本實施例中，所述填充開口以形成平整表面包括：

在第二掩膜層102之上填充第三掩膜層103；

進行表面平坦化，暴露第二掩膜層102。

其中，所述第二掩膜層102與第三掩膜層103的選擇刻蝕比≥50:1，以保證在後續去除第二掩膜層102的過程中，減小對第三掩膜層103的影響，並且第三掩膜層103可以和第一掩膜層101的材料及工藝相同或不同。

在一個具體實施例中，通過HARP法形成二氧化矽層，然後進行化學機械平坦化(CMP)停止在氮化矽薄膜。實際應用中，為了保證多餘的二 氧化矽被完全去除和/或為了精確控制ILD層厚度，當研磨至氮化矽薄膜時，會繼續向下研磨一定厚度，或者當所述ILD層厚度達到指定厚度時，停止CMP工藝。

步驟S04，去除開口側壁處的第二掩膜層，以暴露所述襯底100，如圖5E所示。

在本實施例中，通過溼法刻蝕或者幹法刻蝕去除開口側壁處的第二掩膜層，保留在襯底表面上的第一掩膜層101及第三掩膜層103共同作為STI。需要說明的是，為了保證開口側壁處的第二掩膜層被完全去除，上述溼法刻蝕或者幹法刻蝕為過刻蝕。此外，為了保證後續外延生長的晶向與襯底100相同，需要對刻蝕後暴漏出的襯底100進行預處理，例如通過預腐蝕露出襯底晶向。

在一個具體實施例中，通過熱磷酸去除開口側壁處的氮化矽及部分開口底部的氮化矽，此外，當第一掩膜層之上還殘留有氮化矽時，該殘留的氮化矽也會同時被熱磷酸去除；然後通過四甲基氫氧化銨對矽襯底進行預腐蝕，具體的，通過TMAH液體腐蝕暴露的矽襯底表面，由於不同晶相或晶面腐蝕速率不同，腐蝕後一般出現V型槽，該V型槽表面即為襯底晶面。需要說明的是，對矽襯底進行預腐蝕之前，可以先用水與氫氟酸體積比為100:1的氫氟酸溶液清洗襯底表面15秒，去除表面的自然氧化層。此外，為了進一步減少暴露的襯底表面的缺陷，在進行外延生長之前，將襯底放置在外延腔體中，在氫氣和少量氯氣環境中，在800℃條件下處理60秒，以減少表面缺陷。

需要說明的，在實際應用中，可以通過修正刻蝕以調整最終形成的Fin的寬度，例如，在去除第二掩膜層102後，通過溼法刻蝕等調整已形成的間隙的大小。

步驟S05，進行外延獲得鰭，如圖5F所示。

在本實施例中，將步驟S04獲得的襯底100進行外延生長，獲得與襯底晶向一致的Fin，其中，外延方法可以是金屬有機物化學氣相沉積法(MOCVD)、分子束外延(MBE)等。由於去除第二掩膜層102後形成的孔隙的深寬比大於2，可以利用該特性限制外延界面處產生的缺陷向上 生長，以獲得高質量的Fin。

具體的，將步驟S04獲得的襯底進行鍺外延生長，獲得填充於孔隙中以及生長在孔隙之上的鰭形鍺外延層104。

實施例二

一種形成鰭的方法，如實施例一所述，所不同的是，在本實施例中，所述外延為同質外延；通過幹法刻蝕去除開口側壁處的第二掩膜層102；在形成STI及Fin後，通過刻蝕第一掩膜層101及第三掩膜層103調節Fin的高度。

一種形成鰭的方法包括：

步驟S11，提供襯底100，所述襯底100上形成有具有開口的第一掩膜層101。步驟S12，形成第二掩膜層102，位於開口側壁的第二掩膜層102的厚度等於預設的鰭的寬度。以上步驟同實施例一，在此不再詳述。

步驟S13，填充開口以形成平整表面。與實施例一不同的是，進行表面平坦化時，CMP在氮化矽薄膜處不停止，繼續研磨，直至達到預設的第一掩膜層101厚度，同時，第一掩膜層101之上的第二掩膜層102也被去除。通過上述技術手段，可以精確控制用於製備Fin的孔隙的深寬比，以獲得高質量的Fin。

步驟S14，去除開口側壁處的第二掩膜層102，以暴露所述襯底100。與實施例一不同的是，本實施例通過幹法刻蝕去除開口側壁處的第二掩膜層102，其中，刻蝕氣體的組分為氯氣和六氟化硫，其配比為：5:1。該刻蝕氣體的組分及配比不但使得第二掩膜層102與第三掩膜層103的選擇刻蝕比≥50:1，且第二掩膜層102與第一掩膜層101的選擇刻蝕比≥50:1，同時還使得所述第二掩膜層102和矽襯底保持較大的選擇刻蝕比，以減小對襯底100的影響。需要說明的是，第一掩膜層101與第三掩膜層103的材質可以相同或不同，當其材質不同時，第一掩膜層101與第三掩膜層103的選擇刻蝕比不作要求。

步驟S15，進行外延獲得鰭，參考圖6所示。在本實施例中，所述外延層104的材料與襯底100的材料相同，都是矽；此外，在外延獲得Fin 後，當發現形成的Fin的高度大於預設的Fin高度時，可以通過幹法刻蝕和/或溼法刻蝕工藝等調整Fin的高度及寬度。

實施例三

一種形成鰭的方法，如實施例一所述，所不同的是，在本實施例中，所述外延層104的材料為三五族化合物半導體材料；在進行外延生長前，生長一定厚度緩衝層1041。

前四步驟同實施例一，在此不再詳述。

步驟S25，進行外延獲得鰭，參考圖7所示。其中，所述鰭的材料為三五族化合物半導體材料，例如鎵砷、鋁砷等；在進行所述外延生長前，先外延一定厚度的緩衝層1041，然後再外延生長所述外延層104，以減少Fin的外延缺陷。

具體的，利用MOCVD在暴露的襯底表面上低溫生長一定厚度鎵砷緩衝層，以減少外延接觸面處晶格失配引起的線位錯對後續生長的外延層的影響；然後再進行高溫外延生長，其中，生長三五族化合物半導體材料時，其垂直生長速度遠遠快於橫向生長速度，可以在孔隙之上形成高度較高的鰭形外延層104。

需要說明的是，所述外延過程中可以進行不同組分的外延，例如在生長鎵砷緩衝層後，首先外延一定厚度的鎵砷層；然後繼續外延一定厚度的鋁砷層以調節Fin的電學性能等；接著，再外延一定厚度鎵砷層；這樣，由於不同組分的晶格常數不同，鎵砷層與鋁砷層之間會產生應力，如此可在Fin中預置內應力，來提高Fin的載流子遷移率。

在本發明實施例中，由於該方法通過外延形成鰭，無需進行刻蝕工藝，因此不會額外產生大量缺陷；並且，該方法是在形成STI之後才形成鰭，形成的鰭不會經過STI的長時高溫過程，能避免長時高溫對鰭的性能的影響。此外，該方法形成的鰭的寬度與第二掩膜層102的厚度一致，可以通過調整第二掩膜層102的厚度精確控制鰭的寬度；並且由於在具有較高深寬比的間隙中外延生長鰭，可以抑制因晶格失配導致的外延缺陷向上生長的情況，獲得具有高晶格質量的鰭，以進一步提升高遷移率鰭的載流子遷 移率。

相應地，本發明還提供了一種包含鰭的器件結構，如圖5F所示，包括：

襯底100，所述襯底100上形成有具有開口的第一掩膜層101；

位於所述開口的部分底部的第二掩膜層102；

位於所述開口之內，且與所述開口側壁的間隙寬度為第二掩膜層102厚度的第三掩膜層103；所述第三掩膜層103與第一掩膜層101的表面處於同一水平位置；

位於所述間隙之中及間隙之上的鰭形外延層104。

其中，所述第一掩膜層101及所述第三掩膜層103共同作為STI，其材質可以不同。優選的，所述第一掩膜層101與第三掩膜層103為低k介質層。

在實際應用中，鰭形外延層104可以包括：矽、鍺、矽鍺或三五族化合物半導體及其疊層。

此外，為了進一步提升Fin的質量，所述鰭形外延層104包括：緩衝層1041及外延層104。

雖然本發明已以較佳實施例披露如上，然而並非用以限定本發明。任何熟悉本領域的技術人員，在不脫離本發明技術方案範圍情況下，都可利用上述揭示的方法和技術內容對本發明技術方案做出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬於本發明技術方案保護的範圍內。