包括觸發器的半導體電路的製作方法
2023-05-26 23:00:26
技術領域
本公開涉及一種包括觸發器的半導體電路。
背景技術：
由於工藝的小型化，更多邏輯電路被集成在單個晶片上。因此，晶片的單位單元面積的大小直接影響晶片的集成。另外，由於在數字系統內用於根據時鐘信號發送數據的觸發器的性能與系統的性能直接有關，所以實現高速觸發器以實現高速系統越來越成為重要的問題。
然而，在實現高速觸發器時，從布局的角度，存在觸發器的面積增大的問題。
技術實現要素：
本公開的各方面提供一種包括高速觸發器的半導體電路，其中，產品的可靠性增強並且單位單元面積減小。
然而，本公開的各方面不限於這裡所闡述的那些。對於本公開所屬領域的普通技術人員而言，本公開的以上和其它方面將通過參考下面給出的本公開的詳細描述而變得更顯而易見。
根據本公開的一方面，提供一種半導體電路，其包括第一電路和第二電路。第一電路基於輸入數據的邏輯電平、時鐘信號的邏輯電平和第一節點的邏輯電平來確定第二節點的邏輯電平和第三節點的邏輯電平。第二電路基於時鐘信號的邏輯電平、第二節點的邏輯電平和第三節點的邏輯電平來確定第一節點的邏輯電平。第一電路包括子電路和第一電晶體。第一電路的子電路基於輸入數據的邏輯電平和第一節點的邏輯電平來確定第二節點的邏輯電平。第一電晶體由時鐘信號的邏輯電平門控以將第三節點與第二節點連接。
根據本公開的另一方面，提供一種半導體電路，其包括第一電路、第二電路和鎖存電路。第一電路基於輸入數據的邏輯電平、時鐘信號的邏輯電平和第一節點的邏輯電平來確定第二節點的邏輯電平和第三節點的邏輯電平。第二電路基於時鐘信號的邏輯電平、第二節點的邏輯電平和第三節點的邏輯電平來確定第一節點的邏輯電平。鎖存電路基於時鐘信號的邏輯電平和第三節點的邏輯電平來確定輸出端子的邏輯電平。當時鐘信號的邏輯電平為第一邏輯電平時，第二節點的邏輯電平被發送至第三節點，第三節點的邏輯電平被發送至輸出端子。
根據本公開的另一方面，提供一種半導體電路，其包括第一電路、第二電路和鎖存電路。第一電路基於輸入數據的邏輯電平、時鐘信號的邏輯電平和第一節點的邏輯電平來確定第二節點的邏輯電平和第三節點的邏輯電平。第二電路基於時鐘信號的邏輯電平、第二節點的邏輯電平和第三節點的邏輯電平來確定第一節點的邏輯電平。鎖存電路基於時鐘信號的邏輯電平和第三節點的邏輯電平來確定輸出端子的邏輯電平。當時鐘信號的邏輯電平或第三節點的邏輯電平為第一邏輯電平時，第一節點被預充電。當時鐘信號的邏輯電平或第二節點的邏輯電平為不同於第一邏輯電平的第二邏輯電平時，第一節點被放電。當時鐘信號的邏輯電平或第一節點的邏輯電平為第一邏輯電平時，第三節點被預充電，並且當時鐘信號的邏輯電平、輸入數據的邏輯電平和第一節點的邏輯電平全部為第二邏輯電平時，第三節點被放電。
附圖說明
通過參照附圖詳細描述其示例性實施例，本公開的以上和其它方面和特徵將變得更顯而易見，其中：
圖1是示出根據本公開的實施例的半導體電路的電路圖；
圖2是示出根據本公開的實施例的半導體電路的框圖；
圖3是示出圖1的第一電路中所包括的第二子電路的電路圖；
圖4至圖7是用於解釋根據本公開的實施例的半導體電路的操作的時序圖；
圖8是示出根據本公開的另一實施例的半導體電路的電路圖；
圖9是示出根據本公開的又一實施例的半導體電路的電路圖；
圖10和圖11是用於解釋根據本公開的一些實施例的半導體電路的操作的時序圖；
圖12是示出根據本公開的另一實施例的半導體電路的電路圖；
圖13是示出根據本公開的另一實施例的半導體電路的電路圖；
圖14是用於解釋根據本公開的一些實施例的半導體電路的操作的時序圖；
圖15是根據本公開的實施例的包括半導體電路的SoC系統的框圖；
圖16是根據本公開的實施例的包括半導體電路的電子系統的框圖。
具體實施方式
本公開的優點和特徵及其實現方法可通過參照優選實施例的以下詳細描述和附圖來更容易地理解。然而，本公開可按照許多不同的形式來具體實現，不應被解釋為限於本文所闡述的實施例。相反，提供這些實施例以使得本公開將徹底和完整並且將向本領域技術人員充分傳達本公開的概念，本公開將僅由所附權利要求限定。在附圖中，為了清晰誇大了層和區域的厚度。
將理解，當元件或層被稱作「在」另一元件或層「上」或者「連接至」另一元件或層時，它可直接在所述另一元件或層上或者直接連接至所述另一元件或層，或者可存在中間元件或層。相比之下，當元件被稱作「直接在」另一元件或層「上」或者「直接連接至」另一元件或層時，不存在中間元件或層。相似的標號始終指代相似的元件。如本文所用，術語「和/或」包括一個或更多個相關所列項的任何和所有組合。
為了易於描述，本文中可使用諸如「下方」、「下面」、「下部」、「上面」、「上部」等的空間相對術語來描述如圖所示的一個元件或特徵與另一元件或特徵的關係。將理解，除了圖中所描繪的取向以外，空間相對術語旨在涵蓋所使用或操作的裝置的不同取向。例如，如果在圖中裝置被翻轉，則被描述為「在」其它元件或特徵「下面」或「下方」的元件將取向為「在」其它元件或特徵「上面」。因此，示例性術語「下面」可涵蓋上面和下面兩種取向。所述裝置可另外取向(旋轉90度或者其它取向)，相應地解釋本文所使用的空間相對描述語。
除非本文中另外地指示或者通過上下文清楚地否認，否則在描述本公開的上下文中(特別是在下面的權利要求的上下文中)使用冠詞術語和相似的指示物將被解釋為涵蓋單數和複數二者。除非另外指出，否則術語「包括」、「具有」和「包含」將被解釋為開放式術語(即，表示「包括但不限於」)。
將理解，儘管本文中可使用術語第一、第二等來描述各種元件，這些元件不應受這些術語限制。這些術語僅用於將一個元件與另一元件相區分。因此，例如，在不脫離本公開的教導的情況下，下面所討論的第一元件、第一組件或第一區段可被稱為第二元件、第二組件或第二區段。
將參照示出本公開的優選實施例的透視圖、橫截面圖和/或平面圖來描述本公開。因此，示例圖的剖面可根據製造技術和/或觀察來修改。即，本公開的實施例並非意在限制本公開的範圍，而是涵蓋可由製造工藝的改變導致的所有改變和修改。因此，圖中所示的區域以示意形式示出，區域的形狀通過例示簡單地呈現，而非作為限制。
除非另外定義，否則本文所使用的所有技術和科學術語具有本公開所屬領域的普通技術人員通常理解的相同含義。需要注意的是，除非另外指明，否則本文所提供的任何和所有示例或者示例性術語的使用僅意在更好地闡明本公開，而不是對本公開的範圍的限制。另外，除非另外定義，否則常用字典中所定義的所有術語不可過度地解釋。
圖1是示出根據本公開的實施例的半導體電路的電路圖。圖2是示出根據本公開的實施例的半導體電路的框圖。圖3是示出圖1的第一電路中所包括的第二子電路的電路圖。
參照圖1和圖2，根據本公開的實施例的半導體電路包括第一電路100、第二電路200和鎖存電路300。
第一電路100可基於輸入數據D的邏輯電平、時鐘信號CLK的邏輯電平和節點NET 1的邏輯電平來確定節點NET 2的邏輯電平和節點NET 0的邏輯電平。
第二電路200可基於時鐘信號CLK的邏輯電平、節點NET 2的邏輯電平和節點NET 0的邏輯電平來確定節點NET 1的邏輯電平。
鎖存電路可基於時鐘信號CLK的邏輯電平和節點NET 0的邏輯電平來確定輸出端子OUT的邏輯電平。
此時，第一電路100的輸出的一部分可用作第二電路200的輸入，第二電路200的輸出的一部分可用作第一電路100的輸出。第一電路100、第二電路200和鎖存電路300可操作為觸發器。然而，本公開不限於此。
在本公開的一些實施例中，第一電路100和第二電路200可包括或與非(OAI，Or-And-Inverter)結構的門。然而，本公開不限於此，將在下面提供其詳細描述。
具體地講，第一電路100包括第一子電路110和第二子電路120。
第一子電路110包括：電晶體PE1，其由節點NET 1的邏輯電平的反相值門控，以將節點NET 0上拉；電晶體PE2，其與電晶體PE1並聯連接並且由時鐘信號CLK的邏輯電平的反相值門控，以將節點NET 0上拉；以及電晶體NE1，其由時鐘信號CLK的邏輯電平門控，以連接節點NET 0和節點NET 2。
此時，電晶體NE1可位於節點NET 0和節點NET 2之間，並且可在導通時將節點NET 0的邏輯電平發送至節點NET 2。然而，本公開不限於此。
在此實施例中，如所示出的，電晶體PE1、PE2中的一些的一側可連接至電源電壓VDD，但是本公開不限於此。另外，電晶體PE1、PE2中的一些例如可由PMOS電晶體構成，其餘電晶體NE1例如可由NMOS電晶體構成，但是本公開不限於此。
另外，第一子電路110還可包括：電晶體PE3，其由節點NET 0的邏輯電平的反相值門控，以將節點NET 3上拉；以及電晶體NE2，其由節點NET0的邏輯電平門控，以將節點NET 3下拉。這裡，電晶體PE3和電晶體NE2可操作為反相器(與圖2中的G1對應)。因此，節點NET 0和節點NET 3可具有彼此相反的邏輯電平。圖2內的反相器G3和與非門G2對應於圖1內的電晶體NE1和PE2。並且圖2內的與非門G6對應於圖1內的電晶體N1、N2和N3。
在此實施例中，如所示，電晶體PE3、NE2可串聯連接在電源電壓VDD和地電壓之間，但是本公開不限於此。另外，一些電晶體PE3例如可由PMOS電晶體構成，其餘電晶體NE2例如可由NMOS電晶體構成，但是本公開不限於此。
第二子電路120包括；門G5，其執行輸入數據D的邏輯電平和節點NET3的邏輯電平的或運算；以及門G4，其執行門G5的輸出的邏輯電平和節點NET 1的邏輯電平的與非運算，以將輸出值發送至節點NET 2。即，第二子電路120可以是基於輸入數據D的邏輯電平、節點NET 3的邏輯電平和節點NET 1的邏輯電平將輸出值發送至節點NET 2的OAI電路。然而，本公開不限於此。發送至節點NET 2的輸出值可作為輸入被輸入至第二電路100，並且可連接至電晶體NE1的一端，但是本公開不限於此。
更具體地講，參照圖1和圖3，第二子電路120可包括：子電晶體PG2，其由節點NET 3的邏輯電平的反相值門控，以提供電源電壓VDD；子電晶體PG3，其串聯連接至子電晶體PG2並且由輸入數據D的邏輯電平的反相值門控；以及子電晶體PG1，其並聯連接至彼此串聯連接的子電晶體PG2和子電晶體PG3，並且由節點NET 1的邏輯電平的反相值門控，以將節點NET 2上拉。
另外，第二子電路120還可包括：子電晶體NG3，其由節點NET 1的邏輯電平門控，以將地電壓發送至節點NET 2；子電晶體NG1，其連接在子電晶體NG3和節點NET 2之間並且由輸入數據D的邏輯電平門控；以及子電晶體NG2，其並聯連接至子電晶體NG1並且由節點NET 3的邏輯電平門控。
此時，當電晶體PG1導通時或者當電晶體PG2和電晶體PG3導通時，節點NET 2可被預充電。即，節點NET 2可具有邏輯高電平(以下稱作高電平H)。相比之下，當電晶體NG1或電晶體NG2導通，同時電晶體NG3導通時，節點NET 2可被放電。即，節點NET 2可具有邏輯低電平(以下稱作低電平L)。
這裡，高電平H表示參考電平的邏輯電平或更高的邏輯電平，低電平L可表示參考電平的邏輯電平或更低的邏輯電平。例如，高電平H表示具有高於邏輯電平的50％的值的情況，低電平L可表示具有小於邏輯電平的50％的值的情況。然而，本公開不限於此，參考電平的大小可不同地改變。以下，半導體電路的邏輯電平將基於此被描述為高電平H和低電平L。
在此實施例中，如所示，電晶體PG1、PG2、PG3、NG1、NG2、NG3可串聯或並聯連接在電源電壓VDD和地電壓之間，但是本公開不限於此。另外，電晶體PG1、PG2、PG3中的一些例如可由PMOS電晶體構成，其餘電晶體NG1、NG2、NG3例如可由NMOS電晶體構成，但是本公開不限於此。
另外，在此實施例中，如圖3所示使用電晶體PG1、PG2、PG3以及電晶體NG1、NG2、NG3來構造第二子電路120的構造，但是本公開不限於此配置。只要電路執行輸入數據D的邏輯電平與節點NET 3的邏輯電平的或運算，並且執行或運算的輸出的邏輯電平和節點NET 1的邏輯電平的與非運算以將輸出值發送至節點NET 2，其詳細配置可根據需要不同地修改。
第二電路100可包括：電晶體P1，其由時鐘信號CLK的邏輯電平的反相值門控，以將節點NET 1上拉；電晶體P2，其並聯連接至電晶體P1並且由節點NET 0的邏輯電平的反相值門控，以將節點NET 1上拉；電晶體N1，其由節點NET 0的邏輯電平門控，以發送節點NET 1的邏輯電平；電晶體N2，其串聯連接至電晶體N1並且由節點NET 2的邏輯電平門控；以及電晶體N3，其串聯連接至電晶體N2並且由時鐘信號CLK的邏輯電平門控，以發送地電壓。
此時，當電晶體P1導通或者電晶體P2導通時，節點NET 1可被預充電。即，節點NET 1可具有邏輯高電平(邏輯值「1」)。相比之下，當所有電晶體N1至N3均導通時，節點NET 1可被放電。即，節點NET 2可具有邏輯低電平(邏輯值「0」)。
例如，當時鐘信號CLK的邏輯電平為低電平L或者節點NET 0的邏輯電平為低電平L時，節點NET 1可被預充電。同時，當時鐘信號CLK的邏輯電平為高電平H、節點NET 0的邏輯電平為高電平H且節點NET 2的邏輯電平為高電平H時，節點NET 1可被放電。然而，本公開不限於此。
在此實施例中，如所示出的，電晶體P1、P2、N1、N2、N3可串聯或並聯連接在電源電壓VDD和地電壓之間，但是本公開不限於此。另外，電晶體P1、P2中的一些由例如PMOS電晶體構成，其餘電晶體N1、N2、N3可由例如NMOS電晶體構成，但是本公開不限於此，第二電路100的一些其它實施例將在下面描述。
鎖存電路300包括：鎖存電晶體PL1，其由節點NET 0的邏輯電平的反相值門控以將節點NET 4上拉；鎖存電晶體PL2，其在一側連接至電源VDD並且由節點NET 4的邏輯電平門控；鎖存電晶體PL3，其在一側串聯連接至鎖存電晶體PL2，在另一側連接至節點NET 4，並且由時鐘信號CLK的邏輯電平的反相值門控；以及反相器I1，其將節點NET 4的邏輯電平反相併且將其發送至輸出端子OUT。
此外，鎖存電路300還可包括：鎖存電晶體NL1，其連接在節點NET 3和節點NET 4之間並且由時鐘信號CLK的邏輯電平門控；以及鎖存電晶體NL2，其並聯連接至鎖存電晶體NL1並且由反相器I2所反相的節點NET 4的邏輯電平的反相值門控。
在此實施例中，如所示，電晶體PL1、PL2、PL3、NL1、NL2可串聯或並聯連接在電源電壓VDD和節點NET 3之間，但是本公開不限於此。另外，電晶體PL1、PL2、PL3中的一些由例如PMOS電晶體構成，其餘電晶體NL1、NL2可由例如NMOS電晶體構成，但是本公開不限於此。
另外，在此實施例中，如圖1所示使用電晶體PL1、PL2、PL3以及電晶體NL1、NL2來構造鎖存電路300的構造，但是本公開不限於這種構造，只要電路被配置為使得每當時鐘信號CLK上升(例如，正沿)，節點NET 0的邏輯電平就被發送至輸出端子OUT，在時鐘信號CLK沒有上升的區段中在輸出端子OUT中保持電路值，其詳細配置就可根據需要不同地修改。
本公開被配置為使得第一電路100用於觸發器的操作，通過將包括在第一電路100中的充當輸出端子的第二子電路120的節點NET 2直接連接至第一子電路110來共享包括在第二子電路120中的一些電晶體，並且放電路徑被集成。
因此，在根據本公開的一些實施例的半導體電路中，將要使用的電晶體的數量可減少，並且用於形成電路所需的面積可減小。因此，半導體電路的製造成本降低，使用面積的效率可提高。另外，可在保持觸發器的性能的同時實現低功耗。
圖4至圖7是用於解釋根據本公開的實施例的半導體電路的操作的時序圖。
在根據本公開的實施例的半導體電路中，每當時鐘信號CLK上升時，輸入數據D的邏輯電平的反相值可被發送至輸出端子OUT。即，輸出端子OUT的邏輯電平可在時鐘信號CLK的正沿處變化。在時鐘信號CLK的正沿以外的區段中可保持輸出端子OUT的邏輯電平的值。因此，當時鐘信號CLK處於高電平H時，輸出端子OUT的邏輯電平可具有與輸入數據D的邏輯電平相反的值。然而，本公開不限於此。
圖4是用於基於輸入數據D的邏輯電平為低電平L的情況解釋半導體電路的操作的時序圖。
具體地講，將參照圖1和圖4描述電路在時間ta1的操作。輸入數據D的邏輯電平為低電平L，時鐘信號CLK的邏輯電平為低電平L。
在第一子電路110中，由於時鐘信號CLK的邏輯電平為低電平L，所以由時鐘信號CLK的邏輯電平的反相值門控的電晶體PE2導通，以使節點NET0預充電。此時，節點NET 0的邏輯電平可處於高電平H。
因此，由節點NET 0的邏輯電平門控的電晶體NE2導通，以使節點NET3放電。此時，節點NET 3的邏輯電平可變為低電平L。
在第二電路200中，由於時鐘信號CLK的邏輯電平為低電平L，所以由時鐘信號CLK的邏輯電平的反相值門控的電晶體P1導通，以使節點NET 1預充電。此時，節點NET 1的邏輯電平可變為高電平H。
在第二子電路120中，門G5執行輸入數據D的邏輯電平(低電平L)與節點NET 3的邏輯電平(低電平L)的或運算，並且將低電平L發送至門G4。
門G4執行門G5的輸出的邏輯電平(低電平L)與節點NET 1的邏輯電平(高電平H)的與非運算，並且將輸出值(高電平H)發送至節點NET 2。
即，在時鐘信號CLK的邏輯電平為低電平的狀態下，節點NET 0和節點NET 1二者均被預充電，節點NET 3被放電。節點NET 2的值變為高電平H。鎖存電路300的節點NET 4被預充電，輸出端子OUT的邏輯電平保持在低電平L。
隨後，在時間ta2，時鐘信號CLK的邏輯電平從低電平L上升至高電平H。因此，電晶體NE1導通，節點NET 2的邏輯電平可被發送至節點NET 0。即，換言之，節點NET 2和節點NET 0的邏輯電平可相同。
因此，隨著第二電路100的電晶體P1截止並且電晶體N1、N2、N3導通，節點NET 1可被放電。即，當時鐘信號CLK的邏輯電平為高電平H時節點NET 1被放電，並且它可具有低電平L。
在鎖存電路300中，隨著時鐘信號CLK的邏輯電平變為高電平H，電晶體NL1導通，節點NET 3的邏輯電平(低電平L)被發送至節點NET 4。因此，輸出端子OUT的邏輯電平被確定為高電平H(是節點NET 4的邏輯電平的反相值)。
隨後，在時間ta3，時鐘信號CLK的邏輯電平從高電平H轉換為低電平L。因此，節點NET 1再次被預充電。然而，不管節點NET 1的預充電如何，保持節點NET 0的恆定值，並且輸出端子OUT的邏輯電平保持相同的值。
隨後，由於在時間ta4信號沒有改變，所以保持恆定值，並且各個節點可具有與時間ta1相同的值。
隨後，半導體電路在時間ta5可按照與在時間ta2相同的方式來操作，半導體電路在時間ta6可按照與在時間ta3相同的方式來操作。
因此，在本公開的半導體電路中，每當時鐘信號CLK生成時(例如，當從低電平L改變為高電平H)時，節點NET 2的邏輯電平就變得與節點NET0的邏輯電平相同，節點NET 0的邏輯電平可被發送至輸出端子OUT。另外，在時鐘信號CLK沒有上升的區段中，可保持輸出端子OUT的值。
此外，輸入數據D的邏輯電平具有與節點NET 2的邏輯電平不同的值。在時鐘信號CLK處於高電平H的區段中，節點NET 1的邏輯電平具有與節點NET 0的邏輯電平不同的值。然而，本公開不限於此。
圖5是用於基於輸入數據D的邏輯電平為高電平H的情況解釋半導體電路的操作的時序圖。為了描述方便，與參照圖4所描述的內容相同的內容的重複描述將被省略，將主要描述差異。
參照圖1和圖5，在時間tb1，輸入數據D的邏輯電平為高電平H，時鐘信號CLK的邏輯電平為低電平L。
在第一子電路110中，由於時鐘信號CLK的邏輯電平為低電平L，所以由時鐘信號CLK的邏輯電平的反相值門控的電晶體PE2導通，以使節點NET0預充電。類似地，由時鐘信號CLK的邏輯電平的反相值門控的電晶體P1導通以使節點NET 1預充電。此時，節點NET 0和節點NET 1的邏輯電平可全部變為高電平H。
因此，由節點NET 0的邏輯電平門控的電晶體NE2導通，以使節點NET3放電。此時，節點NET 3的邏輯電平可變為低電平L。
此時，在第二子電路120中，門G5執行輸入數據D的邏輯電平(高電平H)和節點NET 3的邏輯電平(低電平L)的或運算，並且將高電平H發送至門G4。門G4執行門G5的輸出的邏輯電平(高電平H)和節點NET 1的邏輯電平(高電平H)的與非運算，並且將輸出值(低電平L)發送至節點NET 2。
即，當輸入數據D的邏輯電平為高電平H時，節點NET 2的邏輯電平具有與節點NET 1的邏輯電平相反的值。
隨後，在時間tb2，時鐘信號CLK的邏輯電平從低電平L上升至高電平H。因此，電晶體NE1導通，節點NET 2的邏輯電平(低電平L)可被發送至節點NET 0。
此時，在第二子電路120中，由輸入數據D的邏輯電平門控的電晶體NG1以及由節點NET 1門控的電晶體NG3導通，節點NET 2可被放電。
因此，節點NET 0的邏輯電平通過第二子電路120來放電，並且可變為低電平L。節點NET 1可通過電晶體P1的導通保持在高電平H。
在鎖存電路300中，隨著時鐘信號CLK的邏輯電平變為高電平H，電晶體NL1導通，節點NET 3的邏輯電平(高電平H)被發送至節點NET 4。因此，輸出端子OUT的邏輯電平被確定為低電平L(低電平L是節點NET 4的邏輯電平的反相值)。
隨後，在時間tb3，時鐘信號CLK的邏輯電平從高電平H轉換為低電平L。因此，電晶體PE2導通，電晶體NE1截止，節點NET 0再次被預充電。輸出端子OUT的邏輯電平保持在相同的值。
隨後，由於在時間tb4不存在信號改變，所以保持恆定值，並且各個節點可具有與時間tb1相同的值。
隨後，半導體電路在時間tb5可按照與時間tb2相同的方式來操作，半導體電路在時間tb6可按照與時間tb3相同的方式來操作。
圖6是用於基於輸入數據D的邏輯電平從低電平L上升至高電平H的情況解釋半導體電路的操作的時序圖。以下，為了描述方便，與上面所描述的內容相同的內容不再描述，將主要描述差異。
參照圖1和圖6，半導體電路在時間tc1、tc2、tc3的操作可基本上與參照圖4描述的時間ta1、ta2、ta3的操作相同。
即，在時間tc2，時鐘信號CLK的邏輯電平從低電平L上升至高電平H。電晶體NE1導通，節點NET 2的邏輯電平可被發送至節點NET 0。即，換言之，節點NET 2和節點NET 0的邏輯電平變得彼此相同。
因此，隨著第二電路100的電晶體P1截止並且電晶體N1、N2、N3導通，節點NET 1可被放電。即，節點NET 1在時鐘信號CLK的邏輯電平為高電平H的同時被放電，並且它可具有低電平L。
在鎖存電路300中，隨著時鐘信號CLK的邏輯電平變為高電平H，電晶體NL1導通，節點NET 3的邏輯電平(低電平L)被發送至節點NET 4。因此，輸出端子OUT的邏輯電平被確定為高電平H(是節點NET 4的邏輯電平的反相值)。
隨後，在時間tc3，時鐘信號CLK的邏輯電平從高電平H轉換為低電平L。因此，電晶體P1導通，電晶體N3截止，節點NET 1被再次預充電。
然而，在時間tc4，輸入數據D的邏輯電平可從低電平L轉換為高電平H。
此時，由節點NET 0的邏輯電平門控的電晶體NE2導通，以使節點NET3放電。此時，節點NET 3的邏輯電平變為低電平L。
此時，在第二子電路120中，門G5執行輸入數據D的邏輯電平(高電平H)與節點NET 3的邏輯電平(低電平L)的或運算，並且將高電平H發送至門G4。門G4執行門G5的輸出的邏輯電平(高電平H)與節點NET 1的邏輯電平(高電平H)的與非運算，並且將輸出值(低電平L)發送至節點NET 2。即，隨著輸入數據D的邏輯電平轉換為高電平H，節點NET 2的邏輯電平轉換為低電平L。然而，由於時鐘信號CLK的邏輯電平沒有改變，所以節點NET 2的邏輯電平沒有被發送至輸出端子OUT。
隨後，在時間tc5，隨著時鐘信號CLK的邏輯電平從低電平L上升至高電平H，電晶體NE1導通，節點NET 2的邏輯電平(低電平L)可被發送至節點NET 0。
此時，在第二子電路120中，由輸入數據D的邏輯電平門控的電晶體NG1以及由節點NET 1門控的電晶體NG3導通，節點NET 2可被放電。
因此，節點NET 0的邏輯電平通過第二子電路120而放電，並且可變為低電平L。節點NET 1可通過電晶體P1的導通而保持在高電平H。
在鎖存電路300中，隨著時鐘信號CLK的邏輯電平變為高電平H，電晶體NL1導通，節點NET 3的邏輯電平(高電平H)被發送至節點NET 4。因此，輸出端子OUT的邏輯電平被確定為低電平L(是節點NET 4的邏輯電平的反相值)。
隨後，在時間tc6，時鐘信號CLK的邏輯電平從高電平H轉換為低電平L。因此，電晶體PE1導通，電晶體NE1截止，節點NET 0再次被預充電。輸出端子OUT的邏輯電平保持在相同的值。
圖7是用於基於輸入數據D的邏輯電平從高電平H轉換為低電平L的情況解釋半導體電路的操作的時序圖。以下，為了解釋方便，與上面所描述的內容相同的內容的重複描述不再描述，將主要描述差異。
參照圖1和圖7，半導體電路在時間td1、td2、td3的操作基本上與參照圖5描述的時間tb1、tb2、tb3的操作相同。
即，在時間td2，隨著時鐘信號CLK的邏輯電平從低電平L上升至高電平H，電晶體NE1導通，節點NET 2的邏輯電平(低電平L)可被發送至節點NET 0。
此時，在第二子電路120中，由輸入數據D的邏輯電平門控的電晶體NG1以及由節點NET 1門控的電晶體NG3導通，節點NET 2可被放電。
因此，節點NET 0的邏輯電平通過第二子電路120而放電，並且可變為低電平L。節點NET 1可通過電晶體P1的導通而保持在高電平H。
在鎖存電路300中，隨著時鐘信號CLK的邏輯電平變為高電平H，電晶體NL1導通，節點NET 3的邏輯電平(高電平H)被發送至節點NET 4。因此，輸出端子OUT的邏輯電平被確定為低電平L(是節點NET 4的邏輯電平的反相值)。
隨後，在時間td3，時鐘信號CLK的邏輯電平從高電平H轉換為低電平L。因此，電晶體PE1導通，電晶體NE1截止，節點NET 0再次被預充電。輸出端子OUT的邏輯電平保持在相同的值。
然而，在時間td4，輸入數據D的邏輯電平可從高電平H轉換為低電平L。
由節點NET 0的邏輯電平門控的電晶體NE2導通以使節點NET 3放電。此時，節點NET 3的邏輯電平變為低電平L。
接下來，在第二子電路120中，門G5執行輸入數據D的邏輯電平(低電平L)和節點NET 3的邏輯電平(低電平L)的或運算，並且將低電平L發送至門G4。門G4執行門G5的輸出的邏輯電平(低電平L)與節點NET 1的邏輯電平(高電平H)的與非運算，並且將輸出值(高電平H)發送至節點NET 2。即，隨著輸入數據D的邏輯電平轉換為低電平L，節點NET 2的邏輯電平轉換為高電平H。然而，由於時鐘信號CLK的邏輯電平沒有改變，所以節點NET 2的邏輯電平未被發送至輸出端子OUT。
隨後，在時間td5，時鐘信號CLK的邏輯電平從低電平L上升至高電平H。電晶體NE1導通，節點NET 2的邏輯電平可被發送至節點NET 0。即，換言之，節點NET 2和節點NET 0的邏輯電平變得彼此相同。
因此，隨著第二電路100的電晶體P1截止並且電晶體N1、N2、N3導通，節點NET 1可被放電。即，節點NET 1在時鐘信號CLK的邏輯電平為高電平H的同時被放電，並且它可具有低電平L。
在鎖存電路300中，隨著時鐘信號CLK的邏輯電平變為高電平H，電晶體NL1導通，節點NET 3的邏輯電平(低電平L)被發送至節點NET 4。因此，輸出端子OUT的邏輯電平被確定為高電平H(是節點NET 4的邏輯電平的反相值)。
隨後，在時間td6，時鐘信號CLK的邏輯電平從高電平H轉換為低電平L。因此，電晶體P1導通，電晶體N1截止，節點NET 1再次被預充電。
圖8是示出根據本公開的另一實施例的半導體電路的電路圖。以下，為了解釋方便，與上面所描述的內容相同的內容不再描述，將主要描述差異。
參照圖8，根據本公開的另一實施例的半導體電路包括第一電路100、第二電路210和鎖存電路300。第一電路100包括第一子電路110和第二子電路122。根據本公開的另一實施例的半導體電路可包括與上面參照圖1至圖3描述的半導體電路基本上相同的結構。
然而，在根據本公開的另一實施例的半導體電路中，第二子電路122和第二電路210還包括另外輸入掃描使能信號SE和掃描輸入信號SIN的電晶體。
具體地講，第二子電路122可包括門G5和門G4。門G5可執行輸入數據D的邏輯電平、節點NET 3的邏輯電平和掃描使能信號SE的邏輯電平的或運算。門G4執行門G5的輸出的邏輯電平與節點NET 1的邏輯電平的與非運算，並且可將輸出值發送至節點NET 2。
第二電路210可包括：電晶體P3，其串聯連接至電晶體P1並且由掃描使能信號SE的邏輯電平的反相值門控；以及電晶體P4，其並聯連接至電晶體P3並且由掃描輸入信號SIN的邏輯電平的反相值門控。
另外，第二電路210還可包括：電晶體N4，其連接至電晶體N1的一端M1並且由掃描使能信號SE的邏輯電平門控；以及電晶體N5，其串聯連接至電晶體N4並且由掃描輸入信號SIN的邏輯電平門控。
圖9是示出根據本公開的另一實施例的半導體電路的電路圖。以下，為了說明方便，與上面參照圖8所描述的內容相同的內容不再描述，將主要描述差異。
參照圖9，根據本公開的另一實施例的半導體電路包括第一電路100、第二電路220和鎖存電路300。第一電路100包括第一子電路110和第二子電路122。根據本公開的另一實施例的半導體電路可包括與上面參照圖8描述的半導體電路基本上相同的結構。
然而，根據本公開的另一實施例的半導體電路的第二電路220可包括電晶體N6，而非電晶體N1。
具體地講，第二電路220還可包括：電晶體N6，其一端連接至節點NET1並且由節點NET 0的邏輯電平門控；電晶體N4，其串聯連接至電晶體N6並且由掃描使能信號SE的邏輯電平門控；以及電晶體N5，其串聯連接至電晶體N4並且由掃描輸入信號SIN的邏輯電平門控。
參照圖8和圖9描述的根據本公開的一些實施例的半導體電路被配置為使得第一電路100用於觸發器的操作，並且通過將包括在第一電路100中的用作第二子電路122的輸出端子的節點NET 2直接連接至第一子電路110，包括在第二子電路120中的一些電晶體被共用，並且放電路徑被集成。因此，在根據本公開的一些實施例的半導體電路中，所使用的電晶體的數量減少，並且形成電路所需的面積可減小。因此，半導體電路的製造成本降低，並且使用面積的效率可提高。另外，可在保持觸發器的性能的同時實現低功耗。
圖10和圖11是用於解釋根據本公開的一些實施例的半導體電路的操作的時序圖。以下，與上面所描述的實施例中相同的內容不再描述，將主要描述差異。
當掃描使能信號SE未被激活(低電平L)時，根據本公開的一些實施例的半導體電路可按照與參照圖4至圖7描述的半導體電路基本相同的方式來操作。
然而，當掃描使能信號SE被激活(高電平H)時，在半導體電路中，輸出端子OUT的邏輯電平可通過掃描輸入信號SIN而非輸入數據D來改變。
圖10是用於基於掃描輸入信號SIN的邏輯電平為高電平H的情況解釋半導體電路的操作的時序圖。
具體地講，參照圖10，在時間te1、te2、te3的情況下，它們可基本上與參照圖5描述的半導體電路在時間tb1、tb2、tb3的操作相同。
然而，在時間te4，掃描使能信號SE的邏輯電平為高電平H。此時，節點NET 1可在電晶體P1、P4全部導通時被預充電。即，只有當掃描輸入信號SIN的邏輯電平和時鐘信號CLK的邏輯電平全部為低電平L時，節點NET1才被預充電。
即，當掃描使能信號SE的邏輯電平為高電平H時，節點NET 1在掃描輸入信號SIN的邏輯電平和時鐘信號CLK的邏輯電平全部為低電平L時被預充電。此外，當掃描使能信號SE的邏輯電平為低電平L時，不管掃描輸入信號SIN的邏輯電平如何，節點NET 1在時鐘信號CLK的邏輯電平為低電平L時被預充電。
在第二子電路122中，由於門G5執行掃描使能信號SE的邏輯電平(高電平H)、輸入數據D的邏輯電平和節點NET 3的邏輯電平的或運算，所以它將高電平H發送至門G4。門G4執行門G5的輸出的邏輯電平(高電平H)和節點NET 1的邏輯電平的與非運算，並且將輸出值發送至節點NET 2。即，節點NET 2的邏輯電平變為與節點NET 1的邏輯電平相反。
隨著由掃描輸入信號SIN的邏輯電平的反相值門控的電晶體P4未被激活，節點NET 1沒有預充電，並且隨著電晶體N1、N4、N5導通，節點NET1被放電。因此，節點NET 1具有低電平L的邏輯電平，節點NET 2具有高電平H的邏輯電平。然而，由於時鐘信號CLK的邏輯電平沒有改變，所以節點NET 2的邏輯電平未被發送至輸出端子OUT。
隨後，在時間te5，隨著時鐘信號CLK的邏輯電平從低電平L上升至高電平H，電晶體NE1導通，節點NET 2的邏輯電平(高電平H)可被發送至節點NET 0。另外，節點NET 3的邏輯電平變為低電平L(是節點NET 0的邏輯電平的反相值)。
在鎖存電路300中，隨著時鐘信號CLK的邏輯電平變為高電平H，電晶體NL1導通，節點NET 3的邏輯電平(低電平L)被發送至節點NET 4。因此，輸出端子OUT的邏輯電平被確定為高電平H(是節點NET 4的邏輯電平的反相值)。
隨後，在時間te6，時鐘信號CLK的邏輯電平從高電平H轉換為低電平L。此時，輸出端子OUT的邏輯電平保持在相同的值。
圖11是用於基於掃描輸入信號SIN的邏輯電平為低電平L的情況解釋半導體電路的操作的時序圖。
具體地講，參照圖11，在時間tf1、tf2、tf3的情況下，它們可與參照圖4描述的半導體電路在時間ta1、ta2、ta3的操作基本上相同。
然而，在時間tf4，掃描使能信號SE的邏輯電平為高電平H。此時，節點NET 1可在電晶體P1和P4導通時被預充電。
在第二子電路122中，由於門G5執行掃描使能信號SE的邏輯電平(高電平H)、輸入數據D的邏輯電平和節點NET的邏輯電平的或運算，所以它將高電平H發送至門G4。門G4執行門G5的輸出的邏輯電平(高電平H)和節點NET 1的邏輯電平的與非運算，並且將輸出值發送至節點NET 2。即，節點NET 2的邏輯電平變為與節點NET 1的邏輯電平相反。
隨著由時鐘信號CLK的邏輯電平的反相值門控的電晶體P1被激活，節點NET 1被預充電。因此，節點NET 1具有高電平H的邏輯電平，節點NET2具有低電平L的邏輯電平。然而，由於時鐘信號CLK的邏輯電平沒有改變，所以節點NET 2的邏輯電平未被發送至輸出端子OUT。
隨後，在時間tf5，隨著時鐘信號CLK的邏輯電平從低電平L上升至高電平H，電晶體NE1導通，節點NET 2的邏輯電平(低電平L)可被發送至節點NET 0。另外，節點NET 3的邏輯電平變為高電平H(是節點NET 0的邏輯電平的反相值)。
在鎖存電路300中，隨著時鐘信號CLK的邏輯電平變為高電平H，電晶體NL1導通，節點NET 3的邏輯電平(高電平H)被發送至節點NET 4。因此，輸出端子OUT的邏輯電平被確定為低電平L(是節點NET 4的邏輯電平的反相值)。
隨後，在時間tf6，時鐘信號CLK的邏輯電平從高電平H轉換為低電平L。此時，輸出端子OUT的邏輯電平保持在相同的值。
結果，在本公開的另一半導體電路中，每當時鐘信號CLK上升時(例如，當從低電平L改變為高電平H時)，節點NET 2的邏輯電平變得與節點NET 0的邏輯電平相同，節點NET 0的邏輯電平可被發送至輸出端子OUT。另外，在時鐘信號CLK沒有上升的區段中，可保持輸出端子OUT的值。
然而，當掃描使能信號SE被激活時，半導體電路可在用於掃描操作的測試模式下操作，並且代替輸入數據D，輸出端子OUT的輸出值可基於掃描輸入信號SIN而改變。例如，當掃描輸入信號SIN處於低電平L時，在時鐘信號CLK的正沿，輸出端子OUT的邏輯電平可從高電平H轉換為低電平L。然而，本公開不限於此，當掃描輸入信號SIN處於低電平L時，在時鐘信號CLK的正沿，輸出端子OUT的邏輯電平可從低電平L轉換為高電平H。
圖12是示出根據本公開的另一實施例的半導體電路的電路圖。以下，為了解釋方便，與上面參照圖8所描述的內容相同的內容不再描述，將主要描述差異。
參照圖12，根據本公開的另一實施例的半導體電路包括第一電路100、第二電路230和鎖存電路310。第一電路100包括第一子電路110和第二子電路122。根據本公開的另一實施例的半導體電路可包括與上面參照圖8描述的半導體電路基本上相同的結構。
然而，在根據本公開的另一實施例的半導體電路中，第二電路230和鎖存電路310還包括被另外輸入重置信號R的電晶體。
具體地講，第二電路230還可包括：重置電晶體R1，其連接在電晶體P1和節點NET 1之間並且由重置信號R的邏輯電平的反相值門控；以及重置電晶體R2，其連接在節點NET 1和地之間並且由重置信號R的邏輯電平門控。
另外，鎖存電路310還可包括：重置電晶體R3，其連接在電源VDD和鎖存電晶體PL2之間並且由重置信號R的邏輯電平的反相值門控；以及重置電晶體R4，其並聯連接至鎖存電晶體NL1並且由重置信號R的邏輯電平門控以使節點NET 4放電。
圖13是示出根據本公開的另一實施例的半導體電路的電路圖。以下，為了解釋方便，與上面參照圖9所描述的實施例中相同的內容不再描述，將主要描述差異。
參照圖13，根據本公開的另一實施例的半導體電路包括第一電路100、第二電路240和鎖存電路310。根據本公開的另一實施例的半導體電路可包括與參照圖9描述的半導體電路基本上相同的結構。
然而，在根據本公開的另一實施例的半導體電路中，第二電路230和鎖存電路310還包括被另外輸入重置信號R的電晶體。
具體地講，第二電路240還可包括：重置電晶體R1，其被連接在電晶體P1和節點NET 1之間並且由重置信號R的邏輯電平的反相值門控；以及重置電晶體R2，其連接在節點NET 1和地之間並且由重置信號R的邏輯電平門控。
另外，鎖存電路310還可包括：重置電晶體R3，其連接在電源VDD和鎖存電晶體PL2之間並且由重置信號R的邏輯電平的反相值門控；以及重置電晶體R4，其並聯連接至鎖存電晶體NL1並且由重置信號R的邏輯電平門控以使節點NET 4放電。
圖14是用於解釋根據本公開的一些實施例的半導體電路的操作的時序圖。以下，與上面所描述的實施例相同的內容不再描述，將主要描述差異。
當重置信號R未被激活(低電平L)時，根據本公開的一些實施例的半導體電路可按照與上面參照圖4至圖7描述的半導體電路基本相同的方式來操作。
然而，當重置信號R被激活(高電平H)時，半導體電路的輸出端子OUT的邏輯電平可立即變為高電平H，而不管時鐘信號CLK是否上升如何。
圖14是用於基於輸入數據D的邏輯電平為高電平H的情況解釋半導體電路的操作的時序圖。然而，本公開不限於此。
具體地講，參照圖14，在時間tg1、tg2、tg3的情況下，它們可與參照圖5描述的時間tb1、tb2、tb3的半導體電路的操作基本上相同。
然而，在時間tg4，重置信號R的邏輯電平為高電平H。此時，節點NET1通過重置電晶體R2的導通而放電。
在第二子電路122中，由於門G5執行掃描使能信號SE的邏輯電平、輸入數據D的邏輯電平(高電平H)和節點NET 3的邏輯電平的或運算，所以它將高電平H發送至門G4。門G4執行門G5的輸出的邏輯電平(高電平H)與節點NET 1的邏輯電平的與非運算，並且將輸出值發送至節點NET 2。即，節點NET 2的邏輯電平變為與節點NET 1的邏輯電平相反。
節點NET 1隨著重置信號R被激活而放電。因此，節點NET 1具有低電平L的邏輯電平，節點NET 2具有高電平H的邏輯電平。
節點NET 0通過由節點NET 1的邏輯電平(低電平L)門控的電晶體PE1而預充電。因此，節點NET 3的邏輯電平具有低電平L。
在鎖存電路310中，隨著重置信號R的邏輯電平變為高電平H，重置電晶體R4導通，節點NET 3的邏輯電平(低電平L)被發送至節點NET 4。因此，輸出端子OUT的邏輯電平被確定為高電平H(是節點NET 4的邏輯電平的反相值)。
隨後，在時間tg5和時間tg6，由於重置信號R的邏輯電平保持在高電平H，所以輸出端子OUT的邏輯電平保持在高電平H，而不管時鐘信號CLK的邏輯電平如何。
圖15是包括根據本公開的實施例的半導體電路的SoC系統的框圖。
參照圖15，SoC系統1000包括應用處理器1001和DRAM 1060。
應用處理器1001可包括中央處理單元1010、多媒體系統1020、總線1030、存儲器系統1040和外圍電路1050。
中央處理單元1010可執行驅動SoC系統1000所需的操作。在本公開的一些實施例中，中央處理單元1010可通過包括多個核的多核環境來構成。
多媒體系統1020可用於執行SoC系統1000中的各種多媒體功能。多媒體系統1020可包括3D引擎模塊、視頻編解碼器、顯示系統、相機系統、後處理器等。
總線1030可用於在中央處理單元1010、多媒體系統1020、存儲器系統1040和外圍電路1050之間數據通信。在本公開的一些實施例中，總線1030可具有多層結構。具體地講，總線1030可以是(但不限於)多層高級高性能總線(AHB)或者多層高級可擴展接口(AXI)。
存儲器系統1040可提供應用處理器1001連接至外部存儲器(例如，DRAM 1060)以及將要以高速操作所需的環境。在本公開的一些實施例中，存儲器系統1040可包括控制外部存儲器(例如，DRAM 1060)所需的單獨的控制器(例如，DRAM控制器)。
外圍電路1050可提供SoC系統1000平滑地連接至外部裝置(例如，主板)所需的環境。因此，外圍電路1050可包括使得連接至SoC系統1000的外部裝置能夠與SoC系統1000兼容的各種接口。
DRAM 1060可用作應用處理器1001的操作所需的操作存儲器。在本公開的一些實施例中，DRAM 1060可如所示被設置在應用處理器1001之外。具體地講，DRAM 1060可按照堆疊封裝(PoP)的形式與應用處理器1001封裝在一起。
SoC系統1000可包括根據本公開的上述實施例的至少一個半導體電路。
另外，上述SoC系統1000可被應用於個人數字助理(PDA)、可攜式計算機、網絡板、無線電話、行動電話、數位音樂播放器和存儲卡、或者能夠在無線環境中發送或接收信息的所有類型的電子產品。
圖16是示出包括根據本公開的實施例的半導體電路的電子系統的框圖。
參照圖16，根據本公開的實施例的電子系統1100可包括控制器1110、輸入/輸出(I/O)裝置1120、存儲器裝置1130、接口1140和總線1150。控制器1110、I/O裝置1120、存儲器裝置1130和/或接口1140可通過總線1150彼此連接。總線1150對應於數據移動所經的路徑。
控制器1110可包括微處理器、數位訊號處理器、微控制器和能夠執行與所述元件的功能類似的功能的邏輯裝置中的至少一個。I/O裝置1120可包括鍵區、鍵盤和顯示裝置。存儲器裝置1130可存儲數據和/或命令。接口1140可用於向通信網絡發送數據或者從通信網絡接收數據。接口1140可以是有線或無線接口。例如，接口1140可包括天線或者有線或無線收發器。
儘管圖中未示出，但是電子系統1100可具有用於改進控制器1110的操作的操作存儲器，並且還可包括高速DRAM或SRAM。
電子系統1100可被應用於個人數字助理(PDA)、可攜式計算機、網絡板、無線電話、行動電話、數位音樂播放器和存儲卡、或者能夠在無線環境中發送或接收信息的所有類型的電子產品。
根據本公開的實施例的半導體電路中的至少一個可被採用作為電子系統1100的至少一個組件。
作為本領域的傳統，可就執行所描述的功能的塊來描述和示出實施例。這些塊(本文中可被稱作單元或模塊等)通過模擬和/或數字電路(諸如邏輯門)、集成電路、微處理器、微控制器、存儲器電路、無源電子組件、有源電子組件、光學組件、硬線電路等來物理地實現，並且可選地，可通過固件和/或軟體來驅動。例如，電路可在一個或更多個半導體晶片中或者諸如印刷電路板等的基底支撐物上具體實現。構成塊的電路可通過專用硬體或者通過處理器(例如，一個或更多個編程微處理器和關聯的電路)或者通過執行塊的一些功能的專用硬體和執行塊的其它功能的處理器的組合來實現。在不脫離本公開的範圍的情況下，實施例的各個塊可物理地分成兩個或更多個交互和分立的塊。同樣，在不脫離本公開的範圍的情況下，實施例的塊可物理地組合成更複雜的塊。
儘管參照其示例性實施例具體地示出和描述了本公開，本領域普通技術人員將理解，在不脫離由以下權利要求書限定的本公開的精神和範圍的情況下，可進行各種形式和細節上的改變。示例性實施例應該僅在描述性意義上考慮，而非為了限制。