降低開爾文接觸阻抗以及擊穿電壓的集成mosfet器件及方法
2023-12-02 00:03:51 2
專利名稱：降低開爾文接觸阻抗以及擊穿電壓的集成mosfet器件及方法
技術領域：
本發明主要涉及半導體器件結構領域。更確切的說，本發明是關於製備一種帶有特定器件性能參數的集成MOSFET器件的器件結構，及其有關的製備方法。
背景技術：
如今的半導體器件，例如金屬氧化物半導體場效應電晶體(MOSFET)通常是特徵尺寸很小的高密度器件。例如，現在所使用的一些MOSFET的壁對壁間距尺寸約為1-2微米。隨著器件尺寸的減小，器件中隨之縮小的接觸電極以及柵極氧化物的厚度，都導致開爾文接觸阻抗令人反感地大幅地增加，擊穿電壓卻降低。這個問題在經常傳導高電流以及需要高擊穿電壓的功率MOSFET器件中更加突出。
發明內容
本發明的目的是提供一種帶有特定器件性能參數的集成MOSFET器件的器件結構，及其有關的製備方法，能夠降低開爾文接觸阻抗以及擊穿電壓。為了達到上述目的，本發明提供了一種降低開爾文接觸阻抗以及擊穿電壓的集成MOSFET器件，該半導體器件在X-Y-Z笛卡爾坐標系中表示，X-Y平面平行於其主半導體晶片平面，其特徵在於，所述的半導體器件包含:
一個漏極，平行於X-Y平面，外延層覆蓋在漏極上方；
一個開爾文接觸本體，設置在外延層中，開爾文接觸源極嵌入在開爾文接觸本體中； 一個柵極溝槽，平行於Z-軸，延伸到外延層中，柵極設置在柵極溝槽中；
一個下部接觸溝槽，平行於Z-軸，延伸穿過開爾文接觸源極和至少部分開爾文接觸本體，分別限定裸露的垂直源極接觸表面及其裸露的垂直本體接觸表面；
一個位於開爾文接觸源極和柵極溝槽上方的電介質材料層；以及 一個位於電介質材料層上方的金屬層，其中這兩個層形成圖案，使得:
電介質材料層具有一個上部溝槽延伸物，位於下部接觸溝槽上方；上部溝槽延伸物的X-Y剖面尺寸大於下部接觸溝槽的X-Y剖面尺寸，從而限定平面臺面結構平行於X-Y平面，並且位於一部分開爾文接觸源極上方；金屬層具有一個頂部金屬平面，平行於X-Y平面，上部電極延伸物和下部電極部分相繼向下延伸，分別穿過上部溝槽延伸物和下部接觸溝槽；以及，所形成的MOSFET器件，其主器件電流在柵極的控制下，流經開爾文接觸源極以及漏極之間，具有較低的本體開爾文接觸阻抗，以及由於開爾文接觸源極來自平面臺面結構的附加的裸露頂部接觸表面區，源極開爾文接觸阻抗低於不帶所述的平面臺面結構的MOSFET器件；並且，下部電極部分和外延層構成一個與MOSFET器件並聯的相應的肖特基二極體。上述的半導體器件，其中，所述的開爾文接觸源極的重摻雜子區為一個源極接觸植入物，位於下部電極部分附近，而開爾文接觸源極的輕摻雜子區位於其一側，遠離下部電極部分。
上述的半導體器件，其中，所述的開爾文接觸本體的載流子類型與外延層的載流子類型相反，開爾文接觸本體的重摻雜子區為襯底接觸植入物，位於下部電極部分附近，而開爾文接觸源極的輕摻雜子區位於其一側，遠離下部電極部分。上述的半導體器件，其中，所述的外延層還包含一個外延增強部分，其載流子類型與外延層相同，在下部電極部分下方植入，其中調節外延增強部分的幾何形狀以及摻雜濃度，使所述的肖特基二極體的擊穿電壓低於所述的MOSFET器件的擊穿電壓，從而避免在沒有肖特基二極體的情況下，所述的MOSFET器件擊穿發生可能的不必要的器件損壞。上述的半導體器件，其中，所述的半導體器件在外延增強部分的載流子濃度高於外延層。上述的半導體器件，其中，所述的下部接觸溝槽平行於Z-軸，穿過開爾文接觸源極和開爾文接觸本體，延伸到外延層中。上述的半導體器件，其中，所述的外延層還包含一個降低漏電流植入物，其載流子類型與外延層相反，植入在外延增強部分下方，以降低半導體器件的漏電流IDSS。上述的半導體器件，其中，所述的半導體器件的壁對壁間距尺寸小於或等於1.4微米。上述的半導體器件，其中，所述的平面臺面結構的寬度(沿X-Y平面)約為0.02微米至0.6微米之間。上述的半導體器件，其中，所述的外延層和外延增強部分為N-型。上述的半導體器件，其中，所述的半導體器件還包含一個柵極滑道溝槽，平行於Z-軸，延伸到外延層中，一個柵極滑道設置在柵極滑道溝槽中，一個下部柵極接觸電極部分形成在柵極滑道頂部，一個開爾文接頭位於柵極滑道中，以及下部柵極接觸電極部分的一側。本發明還提供了一種用於製備半導體器件的方法，在X-Y-Z笛卡爾坐標系中表示，X-Y平面平行於其主半導體晶片平面，其中，所述的方法包含:
步驟a，在覆蓋著半導體襯底的外延層中，製備一個柵極溝槽，並且在其中設置柵極材
料；
步驟b，在外延層中製備一個襯底區，在襯底區上方製備一個源極區，在柵極溝槽和源極區上方，製備一個電介質區；
步驟C，打通上部溝槽延伸物，其垂直側壁通過寬度UTXW限定，穿過電介質區，並且相繼植入，穿過上部溝槽延伸物，上部重摻雜的嵌入源極植入島以及下部重摻雜的嵌入襯底植入島，帶有:
嵌入源極植入島嵌入在源極區中，至少水平觸及上部溝槽延伸物的側壁；
嵌入襯底植入島嵌入在襯底區中，至少水平觸及上部溝槽延伸物的側壁；
步驟d，製備一個厚度為ISLT的中間墊片層，覆蓋電介質區中的頂部和上部溝槽延伸
物；
步驟e，穿過中間墊片層的底部，各向異性地打通源極區和至少部分襯底區，而水平方向上受中間墊片層的限制，下部接觸溝槽(LCT)的寬度LCTW=UTXW-2 X ISLT,從而同時形成開爾文接觸源極電極以及開爾文接觸本體電極，位於下部接觸溝槽的側壁上；
步驟f，除去中間墊片層，從而暴露出開爾文接觸源極附加的裸露頂部接觸表面區，相應地降低源極開爾文接觸阻抗；以及
步驟g，製備一個金屬層，填充下部接觸溝槽、上部溝槽延伸物，並且覆蓋電介質區，從而由金屬層的下部電極部分以及外延層，製成MOSFET的半導體器件以及並聯肖特基二極體。上述的方法，其中，所述的植入上部重摻雜的嵌入源極植入島包含使源極摻雜物的相應的植入束傾斜的平面角，相當於從Z-軸傾斜7度至15度之間，以確保嵌入源極植入島水平延伸到上部溝槽延伸物的側壁上方。上述的方法，其中，所述的製備中間墊片層包含:步驟dl，放置一個下部墊片子層，覆蓋電介質區的頂部和上部溝槽延伸物；以及步驟d2，放置一個上部墊片子層，覆蓋下部墊片子層，使下部墊片子層和上部墊片子層的總厚度等於ISLT。上述的方法，其中，所述的下部墊片子層由氮化矽製成，厚度約為0.01微米至0.1微米之間；以及上部墊片子層由氧化矽製成，厚度約為0.01微米至0.5微米之間。上述的方法，其中，所述的各向異性地打通包含:
步驟el，各向異性地浸潰刻蝕，除去上部墊片子層所有的水平部分，完整地保留上部溝槽延伸物中的側壁；以及步驟e2，各向異性地浸潰刻蝕，水平方向上受中間墊片層側壁的限制，穿過中間墊片層底部的下部墊片子層、源極區以及至少部分襯底區，從而打通所述的下部接觸溝槽。上述的方法，其中，所述的方法在步驟e和f之間還包含:步驟e3，在外延層中以及下部接觸溝槽下方，植入一個外延增強部分，其載流子類型與外延層相同，使所述的肖特基二極體的擊穿電壓低於所述的MOSFET器件的擊穿電壓，從而避免在沒有肖特基二極體的情況下，MOSFET器件擊穿發生可能的不必要的器件損壞。上述的方法，其中，所述的方法還包含:步驟e4，在外延層中以及外延增強部分下方，植入一個漏電流降低植入物，其載流子類型與外延層相反，以降低半導體器件的漏電流IDSS。本發明提供的降低開爾文接觸阻抗以及擊穿電壓的集成MOSFET器件及其方法具有的優點是:一方面使肖特基二極體的擊穿電壓低於MOSFET器件的擊穿電壓，從而避免在沒有肖特基二極體的情況下，發生主MOSFET器件擊穿，對器件造成可能的不必要的損壞。另一方面，可以有效降低半導體器件的漏電流IDSS。
為了說明本發明的多個實施例，請參見附圖。然而，這些附圖並不用於局限本發明的範圍，僅用於解釋說明。圖1A-1B摘自申請號12/317，629，表示擊穿電壓降低的雙擴散金屬氧化物半導體(DMOS)器件的實施例的剖面 圖2摘自申請號12/317，629，表示用於製備DMOS器件工藝的實施例的流程 圖3A-3N摘自申請號12/317，629，詳細說明用於製備MOSFET器件的部分工藝的器件剖面 圖4A表示申請號12/317,629中稍作變化，圖3N所示的器件稍作變化後的剖面 圖4B-4I表示依據圖4A，本發明所述的用於製備MOSFET器件的詳細製備工藝的器件剖面圖；以及
圖5A- 表示依據圖4E，本發明所述的用於製備MOSFET器件的可選實施例的製備工藝的器件剖面圖。
具體實施例方式本說明及附圖僅用於說明本發明的一個或多個現有的優選實施例，也用於說明典型的可選件和/或可選實施例。所述的說明及附圖用於解釋說明，並不局限於本發明。因此，本領域的技術人員應了解變化、修正及可選方案。這些變化、修正及可選方案也應認為在本發明的範圍內。圖1A表示降低擊穿電壓的雙擴散金屬氧化物半導體(DMOS)器件的一個實施例的剖面圖。在本例中，器件100包括一個形成在N+-型半導體襯底103背部的漏極。漏極區延伸到的N+-型半導體覆蓋襯底103的外延層104中。在外延層104中刻蝕柵極溝槽(例如
111、113和115)。柵極氧化層121形成在柵極溝槽中。柵極131、133和135分別設置在柵極溝槽111、113和115中，並且通過氧化層，與外延層絕緣。柵極是由多晶矽等導電材料製成的，氧化層是由熱氧化物等絕緣材料製成的。確切地說，柵極溝槽111位於帶有柵極滑道131的端接區中，以便連接柵極接觸金屬。正因如此，柵極滑道溝槽111可以比有源柵極溝槽113和115更寬、更深。此外，柵極滑道溝槽111與它附近的有源溝槽(在這種情況下是溝槽113)之間的間距，大於有源柵極溝槽113和115之間的間距。源極區150a_d分別嵌入在本體區140a_d中。源極區從襯底的頂面開始向下延伸到襯底中。儘管本體區沿所有柵極溝槽的側壁植入，但是源極區僅僅植入到有源柵極溝槽附近，而不是柵極滑道溝槽附近。在本實施例中，133等柵極具有一個柵極頂面，延伸到源極所嵌入的本體中的頂面上。這種結構確保柵極與源極重疊，使源極區比帶有凹陷柵極的器件的源極區更淺，並且提高器件的效率及性能。不同的實施例中，柵極頂面延伸到源極-本體結上的量也有所不同。在一些實施例中，器件的柵極並不延伸到源極-本體區的頂面上。在實際運行時，漏極區和本體區共同作為一個二極體，稱為體二極體。電介質材料層160設置在柵極上方，使柵極與源極-襯底接頭絕緣。電介質材料在柵極上方以及襯底和源極區上方，形成160a-c等絕緣區。適宜的電介質材料包括熱氧化物、低溫氧化物(LT0)、含有硼酸的矽玻璃(BPSG)等。多個接觸溝槽112a_b形成在源極附近的有源柵極溝槽和本體區之間。由於這些溝槽靠近由源極和襯底區構成的器件有源區，因此這些溝槽也稱為有源區接觸溝槽。例如，接觸溝槽112a穿過源極和襯底延伸，在溝槽附近構成源極區150a_b和本體區140a_b。與之相反，形成在柵極滑道131上方的溝槽117，並不位於有源區附近，因此溝槽117並不是有源區接觸溝槽。由於金屬層172a連接到設置在溝槽中的柵極信號，因此溝槽117也稱為柵極接觸溝槽或柵極滑道接觸溝槽。柵極信號通過第三維度上的溝槽111、113和115之間的互連(圖中沒有表示出)，反饋到有源柵極133和135。金屬層172a與金屬層172b分開，金屬層172b通過接觸溝槽112a-b連接到源極和本體區，作為電源。在本例中，有源區接觸溝槽和柵極接觸溝槽的深度大致相同。在本例中，襯底中以及沿有源區接觸溝槽側壁的區域(例如170a_d)都用P型材料重摻雜，以構成P+-型區，也稱為襯底接觸植入。包含襯底接觸植入可以確保在襯底和源極金屬之間形成歐姆接觸，從而使源極和襯底的電勢相同。導電材料沉積在接觸溝槽112a_b以及柵極接觸溝槽117中，以構成接觸電極。在有源區中，接觸電極和漏極區構成肖特基二極體，肖特基二極體與體二極體並聯。肖特基二極體降低體二極體的正向電壓降，並使儲存電荷達到最小，使MOSFET更加高效。使用一個可以同時為K漏極製備肖特基接頭，以及為P+襯底和N+源極製備良好的歐姆接頭的單獨金屬，製備電極180a-b。可以使用鈦(Ti)、鉬(Pt)、鈕(Pd)、鶴(W)等金屬或任意其他合適的材料。在一些實施例中，金屬層172是由鋁(Al)或Ti/TiN/Al堆棧製成的。在傳統的功率MOSFET器件中，形成在接觸電極和漏極之間的肖特基二極體的擊穿電壓，通常與體二極體的擊穿電壓一樣高。在這種器件中，發生擊穿之前，在柵極底部附近會建立起巨大的電場，對柵極氧化物造成損壞。在器件100中，通過植入與接觸溝槽112a和112b下方的外延層相同的載流子類型的摻雜物，來降低器件的擊穿電壓。所產生的外延增強部分(也稱為擊穿電壓降低植入)182a和182b與外延層具有相同的載流子類型，但其濃度更高。在本例中，外延層的載流子類型為N-型(即電子為多數載流子，空穴為少數載流子)，外延增強部分也是N-型。在實施例中，如果外延層的載流子類型為P-型(即電子為少數載流子，空穴為多數載流子)，那麼外延提高植入物也是P-型。外延提高植入物降低了形成在接觸電極和漏極之間的肖特基二極體的擊穿電壓。由於肖特基二極體與體二極體並聯，擊穿電壓較低，所以器件整體的擊穿電壓也不高。一旦建立起高電場時，肖特基二極體會首先擊穿，傳導電流耗散電荷，從而防止電場損壞柵極氧化物。外延提高植入物的製備將在下文中詳細介紹。外延提高植入物的厚度和濃度取決於所需要的擊穿電壓，厚度越厚、植入物濃度越高，所導致的擊穿電壓越低。在一個示例中，引入外延增強部分之後，器件的擊穿電壓從38V降至22V。圖1B表示擊穿電壓降低的DMOS器件的一個實施例的剖面圖。在本例中，器件102中除了 P-材料185a和185b的薄層分別形成在接觸溝槽112a和112b的下方之外，其他都與器件100類似。低植入二極體形成在接觸溝槽112a和112b底部下方的襯底/漏極結處，而不是製備肖特基二極體。P-材料的這些層提高了低植入二極體的正向電壓降
了漏電流，因此也稱為二極體提高層。這將在下文中詳細介紹，在一些實施例中，二極體提高層是利用與製備襯底接觸植入物相同的工藝步驟製備的。二極體提高層的摻雜濃度遠低於襯底接觸植入區170a-d的摻雜濃度，因此二極體提高層在反向偏壓下完全耗盡，而在正向偏壓下，二極體提高層的摻雜濃度卻足夠高，因此不會耗盡。二極體提高層的厚度取決於低植入二極體所需的正向電壓量，層厚越厚，正向電壓降越高。與器件100類似，器件102的植入物中也含有與外延層載流子類型相同的摻雜物。所製成的外延層提高部分(也稱為擊穿電壓降低植入物)182a和182b形成在二極體提高層185a和185b的下方，其載流子類型與外延層相同，但濃度較高，以降低低植入二極體的擊穿電壓，防止電場損壞柵極氧化物。上述實施例使用N-型襯底(即上方生長有N.sup.-外延層的N.sup.+娃晶圓)作為器件的漏極。在一些實施例中，使用的是P-型襯底，器件具有N-型襯底接觸植入物和P-型外延提高層。圖2表示用於製備DMOS器件工藝的一個實施例的流程圖。在202處，柵極溝槽形成在覆蓋著半導體襯底的外延層中。在204處，在柵極溝槽中沉積柵極材料。在206處，製備襯底。在208處，製備源極。在210處，製備接觸溝槽。在212處，製備襯底接觸植入物。在214處，製備外延提高層。在216處，在接觸溝槽中沉積接觸電極。要製備上述100和102等MOS器件的不同實施例，可以改變工藝200及其步驟。圖3A-3S所示的器件剖面圖，詳細說明了用於製備MOSFET器件工藝的示例。圖3A-3J表示柵極的製備。在圖3A中，二氧化矽層302通過沉積或熱氧化，形成在N-型襯底300上。在不同的實施例中，氧化矽的厚度從100埃到30000埃不等。可以使用其他厚度。根據柵極所需的高度，選擇厚度。利用溝槽掩膜，在氧化層上方旋塗一個光致抗蝕劑層304，並形成圖案。在圖3B中，除去裸露區域中的二氧化矽，保留二氧化矽硬掩膜310，用於矽刻蝕。在圖3C中，各向異性地刻蝕矽，留下320等溝槽。在溝槽中沉積柵極材料。之後在溝槽中形成的柵極，它們的側邊與襯底頂面基本垂直。在圖3D中，回刻二氧化矽硬掩膜310 —定量，使刻蝕後，溝槽側壁仍然與硬掩膜的邊緣基本對準。本實施例中，由於利用二氧化矽硬掩膜刻蝕會保留比較筆直的溝槽側壁，這些側壁與掩埋的側壁相互對準，因此所用的二氧化矽為掩膜材料。也可以使用其他適宜的材料。硬掩膜刻蝕通常使用其他類型的材料，例如Si3N4，這會使刻蝕後的溝槽側壁帶有一定的曲率，這在柵極製備的後續工藝中並不十分
理相在圖3E中，各向異性地刻蝕襯底，使溝槽的底部圓滑。在一些實施例中，溝槽的深度約為0.5-2.5微米，寬度約為0.2-1.5微米；也可以使用其他尺寸。為了提供一個平滑的表面，生長柵極電介質材料，要在溝槽中生長二氧化矽的犧牲層330。然後通過溼刻蝕工藝，除去該層。在圖3G中，在溝槽中熱生長一層二氧化矽320，作為電介質材料。在圖3H中，沉積多晶矽340填滿溝槽。在這種情況下，摻雜多晶矽，獲得適宜的柵極電阻。在一些實施例中，在沉積多晶矽層(原位)時，進行摻雜。在一些實施例中，沉積後摻雜多晶矽。在圖31中，回刻二氧化矽上方的多晶矽層，以製備342等柵極。在這時，柵極頂面344仍然比二氧化矽的頂面348低；然而，柵極的頂面344卻高於矽的頂層346，這取決於硬掩膜層310的厚度。在一些實施例中，多晶矽回刻時並沒有使用掩膜。在一些實施例中，在多晶矽回刻時使用掩膜，是為了避免在後續的襯底植入工藝中使用額外的掩膜。在圖3J中，除去二氧化矽硬掩膜。在一些實施例中，使用幹刻蝕，除去硬掩膜。當遇到頂部矽表面時，刻蝕工藝停止，保留延伸到襯底表面上方的多晶矽柵極，源極和襯底摻雜物將植入到襯底表面。在一些實施例中，柵極延伸到襯底表面上方大約300埃至20000埃。也可以使用其他值。在一些實施例中，由於可以控制柵極在Si表面上方延伸的量,因此在一些實施例中，可以使用二氧化矽硬掩膜。然後，在晶圓上生長一個屏蔽氧化物。要製備帶有凹陷柵極多晶矽的器件時，可以簡化上述工藝步驟。例如，在一些實施例中，溝槽製備可以使用光致抗蝕劑掩膜或非常薄的二氧化矽硬掩膜，從而使製成的柵極多晶矽不會延伸到Si表面上方。圖3K-3N表示製備源極和襯底。在圖3K中，利用襯底掩膜，在襯底表面上方的光致抗蝕劑層350形成圖案。由於光致抗蝕劑阻止摻雜物植入到帶掩膜的區域中，因此帶圖案的光致抗蝕劑層稱為襯底塊。不帶掩膜的區域植入襯底摻雜物。例如植入硼離子等摻雜物。在圖3L中，除去光致抗蝕劑，並且加熱晶圓，使植入的襯底摻雜物熱擴散，這一過程也稱為襯底驅動。製備襯底區360a-d。在一些實施例中，植入襯底摻雜物的能量約在30-600keV之間，劑量約為2el2-4el3個離子/cm2，所製成的最終的襯底深度約為0.3-2.4微米。通過改變植入能量、劑量以及擴散溫度等參數，可以獲得不同的深度。在擴散工藝中，形成氧化層 362。圖4A所示的剖面圖，表示依據本發明，對申請號12/317,629的工藝稍作變化後，使圖3N中所示器件發生變化。本領域的技術人員應明確，工藝的細微改變僅僅相當於如圖3K所示，省去了利用襯底掩膜，在襯底表面上形成光致抗蝕劑層350的圖案。因此，圖4A表示在外延層602的頂部，用襯底摻雜物植入單獨的襯底區360e，在襯底植入物360e的頂部植入襯底600和源極摻雜物366支撐外延層602，包圍著有源區中的有源柵極溝槽404。在圖4B中，通過一個掩膜的各向異性刻蝕工藝，打通上部溝槽延伸物(UTX) 606a和上部溝槽延伸物606b，穿過電介質區365和氧化層362 (UTX 606a),也穿過柵極滑道溝槽402 (UTX 606b)中的柵極滑道342的頂部。柵極滑道位於MOSFET晶片的周圍區域或端接區中，為MOSFET晶片有源區中的每個絕緣溝槽柵極提供電接觸，從而使柵極滑道溝槽402周圍不出現源極植入物。所形成在垂直側壁608a和608b限定了上部溝槽延伸物寬度(UTXff)0上部溝槽延伸物606a的寬度小於附近有源溝槽404限定的臺面結構的寬度，上部溝槽延伸物606b的寬度小於柵極滑道342的寬度。然後，嵌入襯底植入島(EBII)616a、616b的下部重摻雜(P+)，以及嵌入源極植入島(ESII) 614a、614b的上部重摻雜(N+)，穿過上部溝槽延伸物606a、606b相繼植入:
嵌入源極植入島614a嵌入到源極植入物366中，至少水平觸及上部溝槽延伸物606a的側壁608a。嵌入源極植入島614b嵌入在柵極滑道342的頂部，柵極滑道342設置在柵極滑道溝槽402中，並且至少水平觸及上部溝槽延伸物606b的側壁608b。嵌入襯底植入島616a嵌入到襯底區360e中，也至少水平觸及上部溝槽延伸物606a的側壁608a。嵌入源極植入島616b也嵌入在柵極滑道342的頂部，柵極滑道342在柵極滑道溝槽402中，在嵌入源極植入島614b下方，並且也至少水平觸及上部溝槽延伸物606b的側壁608b。如上所述，植入上部嵌入源極植入島614a、614b的砷(As)離子束613，以及植入下部嵌入源極植入島616a、616b的硼(B)離子束615，然而植入下部嵌入源極植入島616a、616b的束615可以僅僅垂直(平行於Z-軸)對準器件，同時，植入上部嵌入源極植入島614a、614b的束613應在與Z-軸成7度至15度左右的範圍內的平面角傾斜，以確保嵌入源極植入島614a、614b水平觸及到上部溝槽延伸物606a的側壁608a的上方。作為一個較典型的實施例，嵌入襯底植入島616a、616b的厚度(Z-方向)可以從0.2微米至0.3微米，而嵌入源極植入島614a、614b的厚度約為0.1微米左右。例如，通過在900攝氏度至1050攝氏度下進行20秒至30秒的快速熱工藝(RTP)，可以激活各種植入島616a、616b、614a、614b0圖4C至圖4D表示製備一個厚度為ISLT的中間墊片層(ISL) 624，覆蓋電介質區365中的頂部及上部溝槽延伸物606a、606b。在圖4C中，設置下部墊片子層(LSSL) 620，覆蓋電介質區365中的頂部及上部溝槽延伸物606a、606b。在圖4D中，設置上部墊片子層(USSL) 622，覆蓋下部墊片子層620，使下部墊片子層和上部墊片子層的總厚度與所需的中間墊片層T相等。在一個較典型的實施例中，下部墊片子層620可以由厚度為0.01微米至
0.1微米之間的氮化矽製成。相應地，上部墊片子層622可以由厚度為0.01至0.2微米之間的氧化矽製成。如圖4E至圖4G所示，通過上部溝槽延伸物606a進行各向異性的刻蝕，穿過中間墊片層624的底部、源極區366以及至少部分襯底區360e，而水平方向上受中間墊片層624的限制，構成源極/襯底接觸溝槽630a，並且穿過上部溝槽延伸物606b，穿過中間墊片層624的底部以及柵極滑道342的頂部，柵極滑道342設置在柵極滑道溝槽402中，形成下部接觸溝槽630b，其寬度為LCTW=UTXW-2XISLT。圖4E表示各向異性的浸潰刻蝕的結果，例如進行幾秒鐘的溼浸潰刻蝕，除去上部墊片子層622所有的水平部分，近乎完整地保留上部溝槽延伸物606a、606b中的垂直側壁。然後，圖4F表不各向異性的幹刻蝕結果,而水平方向受到上部溝槽延伸物606a處的中間墊片層624側壁的限制，穿過中間墊片層624底部的下部墊片子層620、源極區366以及至少部分襯底區360e，構成下部源極/襯底接觸溝槽630a，並且穿過上部溝槽延伸物606b的中間墊片層624底部的下部墊片子層620，穿過柵極滑道溝槽402的柵極滑道342的頂部，構成下部接觸溝槽630b。因此，打通了下部接觸溝槽630a、630b。對於本領域的技術人員，在有源區中，所形成的開爾文接觸源極632a(N+)連同源極區366 (N-)構成帶有裸露垂直源極-接觸表面的開爾文接觸源極電極。與此同時，所形成的開爾文接觸本體634a (P+)連同襯底區360e (P_)構成帶有裸露垂直的襯底-接觸表面的開爾文接觸本體電極。類似地，在端接區中，開爾文接頭632b和634b形成在柵極接觸電極處。圖4G至圖41表示圖4F的器件結構上方的額外改進。在圖4G中，穿過上部溝槽延伸物606a和下部接觸溝槽630a植入N-外延增強部分650，而上部溝槽延伸物606b和下部接觸溝槽630b不被植入(圖4G中沒有表示出)，通過植入束648，在外延區602中以及下部接觸溝槽630a下方。作為一個典型示例，外延增強部分650的摻雜物可以是摻雜濃度為 3 X IO1Vcm3 的磷。在圖4H中，通過各向同性刻蝕，除去中間墊片層624的剩餘層。要注意的是，這表示增加了裸露的頂部接觸表面區633a，其形狀為平面臺狀，平行於X-Y平面，直接位於一部分開爾文接觸源極632a (N+)上方。頂部接觸表面區633a與覆蓋著源極區366的氧化層362的底部基本共面。本發明的一個重要優勢在於，添加的裸露頂部接觸表面區633a會相應地降低源極開爾文接觸電阻。雖然沒有表示出，上述製備的開爾文接觸本體電極也會降低MOSFET器件的襯底開爾文接觸阻抗。對於本領域的技術人員，過高的源極開爾文接觸阻抗和/或襯底開爾文接觸阻抗會開啟MOSFET器件中的寄生雙極電晶體，致使其受損，而在非箝位電感開關環境下工作。刻蝕工藝還在柵極接觸溝槽630b中提供附加的裸露底部接觸表面區633b，其形狀為平面臺狀，平行於X-Y平面，與覆蓋著源極區的氧化層362的底部或者源極區366的頂面基本共面。該附加的裸露頂部接觸表面區633b也有助於降低柵極接觸阻抗。雖然沒有明確表示出，但是本領域的技術人員應避免不必要的引起混淆的細節，作為本發明的一個實施例，可以僅僅填充下部接觸溝槽630a、630b、上部溝槽延伸物606a、606b以及覆蓋電介質區365，就可完成製備M0SFET。作為本發明的一個較典型的實施例，對於壁對壁間距小於或等於1.4微米的半導體器件來說，平面臺狀的寬度(沿X-Y平面)可以在0.02微米至0.6微米之間。在圖41中，可以通過通常下部接觸溝槽630a、630b、上部溝槽延伸物606a、606b以及覆蓋電介質區365，就可完成製備M0SFET。如圖41所示，金屬層640具有上部電極延伸物641以及下部電極部分642，接連向下延伸，分別穿過上部溝槽延伸物606a、606b以及下部接觸溝槽630a、630b。對於本領域的技術人員，製備金屬層640的詳細過程包括在最終的金屬填充工藝之前，沉積Ti/TiN和製備矽。而且，應明確MOSFET器件最初的器件電流在柵極342的控制下，流經開爾文接觸源極632a和半導體襯底600之間。本發明的一個重要方面在於，肖特基二極體652 (圖41中虛線所圍區域)與並聯的主MOSFET器件同時製成。對於本領域的技術人員，外延增強部分650與外延區602的載流子類型相同，可以調節(通過摻雜物濃度和幾何形狀)外延增強部分650，使肖特基二極體652的擊穿電壓低於主MOSFET器件的擊穿電壓。在一個較典型的實施例中，外延增強部分650的載流子濃度高於外延區602的載流子濃度。在這種情況下，可以避免在沒有肖特基二極體652時，發生主MOSFET器件擊穿，對器件造成可能的不必要的損壞。圖5A至圖表示本發明額外發明的實施例。與如圖4F所示的僅在襯底區360e中部分各向異性地幹刻蝕或僅在柵極滑道溝槽402的柵極342的頂部幹刻蝕不同，在圖5A中，各向異性的幹刻蝕進行地更加徹底，以至於所形成的下部接觸溝槽660a穿過襯底區360e，一直到外延區602中，所形成的下部接觸溝槽660b在柵極342中延伸得比襯底區360e的底部更深。在圖5B中，相繼植入上部N-外延增強部分670以及下部P-型IDSS-降低植入物680，穿過上部溝槽延伸物606a和下部接觸溝槽660a，到外延層602中，而阻止上部溝槽延伸物606b和下部接觸溝槽630b被植入(圖5B中沒有表示出)，並且:
N-外延增強部分670嵌入在外延層602中，並且至少水平觸及下部接觸溝槽660a的側壁。P-型IDSS-降低植入物680嵌入在外延層602中，也至少水平觸及下部接觸溝槽660a的側壁。此外，IDSS-降低植入物680位於外延增強部分670下方，並且與外延增強部分670分開。本領域的技術人員應明確，摻雜物類型以及相應的植入束668的其他植入參數都應適當調節，以獲得所需的結果。然後，通過各向同性的刻蝕，除去中間墊片層624的剩餘層(圖5C)。在圖中，通過製備金屬層640，填充下部接觸溝槽660a、660b、上部溝槽延伸物606a、606b，並且覆蓋電介質區365，完成製備MOSFET器件。如圖所示，金屬層640具有一個上部電極延伸物641以及一個下部電極部分642，相繼向下延伸，分別穿過上部溝槽延伸物606a、606b以及下部接觸溝槽660a、660b。作為本發明的一個重要方面，肖特基二極體652 (圖中虛線所圍區域)與並聯的主MOSFET器件同時製成。與圖4H和圖41所示的外延增強部分650類似，外延增強部分670的載流子類型與外延區602的載流子類型相同，可以調節(通過摻雜物濃度和幾何形狀)外延增強部分670，使肖特基二極體672的擊穿電壓低於主MOSFET器件的擊穿電壓。在一個較典型的實施例中，外延增強部分670的載流子濃度高於外延區602的載流子濃度。在這種情況下，可以避免在沒有肖特基二極體672時，通過主MOSFET器件擊穿，對器件造成可能的不必要的損壞。另一方面，本領域的技術人員應明確，載流子類型與外延區602相反的P-型IDSS-降低植入物680，可以有效降低半導體器件的漏電流IDSS。儘管上述說明包含了多個詳細參數，但是這些參數僅作為對本發明現有的優選實施例的解釋說明，並不能據此局限本發明的範圍。通過說明及附圖，給出各種典型結構的典型實施例。對於本領域的技術人員應顯而易見，本發明可以用於各種其他特殊形式，上述各種實施例經過輕鬆修改，就可以適合於其他具體應用。例如，儘管圖所示的外延區602以及外延增強部分670都是N-型，但是通過適當轉換其他半導體器件區的導電類型，就可以將它們變成P-型。本發明的範圍不應局限於上述說明中的典型實施例，而應由以下的權利要求書來界定。任何和所有來自於權利要求書中內容或同等範圍中的修正，都將被認為屬於本發明的保護範圍之內。
權利要求
1.一種半導體器件，在X-Y-Z笛卡爾坐標系中表示，X-Y平面平行於其主半導體晶片平面，其特徵在於，所述的半導體器件包含: 一個漏極，平行於X-Y平面，外延層覆蓋在漏極上方； 一個開爾文接觸本體，設置在外延層中，開爾文接觸源極嵌入在開爾文接觸本體中； 一個柵極溝槽，平行於Z-軸，延伸到外延層中，柵極設置在柵極溝槽中； 一個下部接觸溝槽，平行於Z-軸，延伸穿過開爾文接觸源極和至少部分開爾文接觸本體，分別限定裸露的垂直源極接觸表面及其裸露的垂直本體接觸表面； 一個位於開爾文接觸源極和柵極溝槽上方的電介質材料層；以及 一個位於電介質材料層上方的金屬層，其中這兩個層形成圖案，使得: (1).電介質材料層具有一個上部溝槽延伸物，位於下部接觸溝槽上方； (2).上部溝槽延伸物的X-Y剖面尺寸大於下部接觸溝槽的X-Y剖面尺寸，從而限定平面臺面結構平行於X-Y平面，並且位於一部分開爾文接觸源極上方； (3).金屬層具有一個頂部金屬平面，平行於X-Y平面，上部電極延伸物和下部電極部分相繼向下延伸，分別穿過上部溝槽延伸物和下部接觸溝槽；以及 (4).所形成的MOSFET器件，其主器件電流在柵極的控制下，流經開爾文接觸源極以及漏極之間，具有較低的本體開爾文接觸阻抗，以及由於開爾文接觸源極來自平面臺面結構的附加的裸露頂部接觸表面區，源極開爾文接觸阻抗低於不帶所述的平面臺面結構的MOSFET器件；並且 (5).下部電極部分和外延層構成一個與MOSFET器件並聯的相應的肖特基二極體。
2.如權利要求1所述的半導體器件，其特徵在於，所述的開爾文接觸源極的重摻雜子區為一個源極接觸植入物，位於下部電極部分附近，而開爾文接觸源極的輕摻雜子區位於其一側，遠離下部電極部分。
3.如權利要求1所述的半導體器件，其特徵在於，所述的開爾文接觸本體的載流子類型與外延層的載流子類型相反，開爾文接觸本體的重摻雜子區為襯底接觸植入物，位於下部電極部分附近，而開爾文接觸源極的輕摻雜子區位於其一側，遠離下部電極部分。
4.如權利要求1所述的半導體器件，其特徵在於，所述的外延層還包含一個外延增強部分，其載流子類型與外延層相同，在下部電極部分下方植入，其中調節外延增強部分的幾何形狀以及摻雜濃度，使所述的肖特基二極體的擊穿電壓低於所述的MOSFET器件的擊穿電壓，從而避免在沒有肖特基二極體的情況下，所述的MOSFET器件擊穿發生可能的不必要的器件損壞。
5.如權利要求4所述的半導體器件，其特徵在於，所述的半導體器件在外延增強部分的載流子濃度高於外延層。
6.如權利要求4所述的半導體器件，其特徵在於，所述的下部接觸溝槽平行於Z-軸，穿過開爾文接觸源極和開爾文接觸本體，延伸到外延層中。
7.如權利要求6所述的半導體器件，其特徵在於，所述的外延層還包含一個降低漏電流植入物，其載流子類型與外延層相反，植入在外延增強部分下方，以降低半導體器件的漏電流IDSS。
8.如權利要求1所述的半導體器件，其特徵在於，所述的半導體器件的壁對壁間距尺寸小於或等於1.4微米。
9.如權利要求1所述的半導體器件，其特徵在於，所述的平面臺面結構的寬度(沿X-Y平面)約為0.02微米至0.6微米之間。
10.如權利要求1所述的半導體器件，其特徵在於，所述的外延層和外延增強部分為N-型。
11.如權利要求1所述的半導體器件，其特徵在於，所述的半導體器件還包含一個柵極滑道溝槽，平行於Z-軸，延伸到外延層中，一個柵極滑道設置在柵極滑道溝槽中，一個下部柵極接觸電極部分形成在柵極滑道頂部，一個開爾文接頭位於柵極滑道中，以及下部柵極接觸電極部分的一側。
12.一種用於製備半導體器件的方法，在X-Y-Z笛卡爾坐標系中表示，X-Y平面平行於其主半導體晶片平面 ，其特徵在於，所述的方法包含: 步驟a，在覆蓋著半導體襯底的外延層中，製備一個柵極溝槽，並且在其中設置柵極材料； 步驟b，在外延層中製備一個襯底區，在襯底區上方製備一個源極區，在柵極溝槽和源極區上方，製備一個電介質區； 步驟C，打通上部溝槽延伸物，其垂直側壁通過寬度UTXW限定，穿過電介質區，並且相繼植入，穿過上部溝槽延伸物，上部重摻雜的嵌入源極植入島以及下部重摻雜的嵌入襯底植入島，帶有: 嵌入源極植入島嵌入在源極區中，至少水平觸及上部溝槽延伸物的側壁； 嵌入襯底植入島嵌入在襯底區中，至少水平觸及上部溝槽延伸物的側壁； 步驟d，製備一個厚度為ISLT的中間墊片層，覆蓋電介質區中的頂部和上部溝槽延伸物； 步驟e，穿過中間墊片層的底部，各向異性地打通源極區和至少部分襯底區，而水平方向上受中間墊片層的限制，下部接觸溝槽的寬度LCTW=UTXW-2XISLT，從而同時形成開爾文接觸源極電極以及開爾文接觸本體電極，位於下部接觸溝槽的側壁上； 步驟f，除去中間墊片層，從而暴露出開爾文接觸源極附加的裸露頂部接觸表面區，相應地降低源極開爾文接觸阻抗；以及 步驟g，製備一個金屬層，填充下部接觸溝槽、上部溝槽延伸物，並且覆蓋電介質區，從而由金屬層的下部電極部分以及外延層，製成MOSFET的半導體器件以及並聯肖特基~■極管。
13.如權利要求12所述的方法，其特徵在於，所述的植入上部重摻雜的嵌入源極植入島包含使源極摻雜物的相應的植入束傾斜的平面角，相當於從Z-軸傾斜7度至15度之間，以確保嵌入源極植入島水平延伸到上部溝槽延伸物的側壁上方。
14.如權利要求12所述的方法，其特徵在於，所述的製備中間墊片層包含: 步驟dl，放置一個下部墊片子層，覆蓋電介質區的頂部和上部溝槽延伸物；以及 步驟d2，放置一個上部墊片子層，覆蓋下部墊片子層 使下部墊片子層和上部墊片子層的總厚度等於ISLT。
15.如權利要求14所述的方法，其特徵在於， 所述的下部墊片子層由氮化矽製成，厚度約為0.01微米至0.1微米之間；以及 上部墊片子層由氧化矽製成，厚度約為0.01微米至0.5微米之間。
16.權利要求14所述的方法，其特徵在於，所述的各向異性地打通包含: 步驟el，各向異性地浸潰刻蝕，除去上部墊片子層所有的水平部分，完整地保留上部溝槽延伸物中的側壁；以及 步驟e2，各向異性地浸潰刻蝕，水平方向上受中間墊片層側壁的限制，穿過中間墊片層底部的下部墊片子層、源極區以及至少部分襯底區，從而打通所述的下部接觸溝槽。
17.如權利要求12所述的方法，其特徵在於，所述的方法在步驟e和f之間還包含: 步驟e3，在外延層中以及下部接觸溝槽下方，植入一個外延增強部分，其載流子類型與外延層相同，使所述的肖特基二極體的擊穿電壓低於所述的MOSFET器件的擊穿電壓，從而避免在沒有肖特基二極體的情況下，MOSFET器件擊穿發生可能的不必要的器件損壞。
18.如權利要求17所述的方法，其特徵在於，所述的方法還包含: 步驟e4，在外延層中以及外延增強部分下方，植入一個漏電流降低植入物，其載流子類型與外延層相反，以降低半導體器件的漏電流IDSS。
全文摘要
本發明提出了一種降低開爾文接觸阻抗以及擊穿電壓的集成MOSFET器件及方法。MOSFET在晶片平面上，具有一個漏極，外延層覆蓋在晶片平面上方。MOSFET還包括一個開爾文接觸本體以及一個嵌入的開爾文接觸源極；一個延伸在外延層中的溝槽柵極；一個穿過開爾文接觸源極以及至少部分開爾文接觸本體延伸的下部接觸溝槽，分別限定垂直源極-接觸表面和垂直襯底-接觸表面；一個在開爾文接觸源極和溝槽柵極上方的帶圖案的電介質層；一個帶圖案的頂部金屬層。一個平面臺面結構形成在開爾文接觸源極上方；MOSFET器件具有不高的襯底開爾文接觸阻抗，並且由於存在平面臺面結構，其源極開爾文接觸阻抗比沒有平面臺面結構的MOSFET器件的更低；還形成了一個集成並聯的肖特基二極體。
文檔編號H01L21/336GK103137700SQ20121045590
公開日2013年6月5日 申請日期2012年11月14日 優先權日2011年11月29日
發明者潘繼 申請人:萬國半導體股份有限公司