信息處理裝置、半導體存儲裝置及半導體存儲裝置的控制方法
2023-10-08 22:48:09 1
專利名稱：信息處理裝置、半導體存儲裝置及半導體存儲裝置的控制方法
技術領域：
本發明的實施方式涉及包括主機裝置和半導體存儲裝置的信息處理裝置及半導體存儲裝置。
背景技術：
在SSD(Solid state drive，固態驅動器)等的半導體存儲裝置中，例如，在SSD內的緩衝器(存儲器)等存儲邏輯物理變換表(MMU 以下，也存在由L2P標記的情況)的情況較多。這個情況下，隨著SSD的存儲容量增大，存在存儲邏輯物理變換表的緩衝器的容量及面積呈增大的傾向。還有，由於需要確保用於在緩衝器存儲邏輯物理變換表所需的容量，存在製造成本也呈增大的傾向。在聚集多個運算處理器的GPU (Graphical Processing Unit,圖形處理單元)等中，有在多個運算處理器間共享一個存儲器的稱為UMA(Unified Memory Architecture,統一存儲器架構)的技術。在UMA中,可以使存儲器成本降低。
發明內容
本發明的實施方式提供緩衝器的容量及面積很小並且降低製造成本的半導體存儲裝置及使用其的信息處理裝置。本發明的實施方式涉及的信息處理裝置包括主機裝置、和經由總線與上述主機裝置連接的半導體存儲裝置。上述主機裝置包括主存儲器。上述半導體存儲裝置包括存儲第I邏輯物理變換表及數據的非易失性半導體存儲器、存儲作為上述第I邏輯物理變換表的一部分的第2邏輯物理變換表的存儲部、和參照上述第2邏輯物理變換表對上述非易失性半導體存儲器進行訪問的控制部。在上述主存儲器上複製上述第I邏輯物理變換表的至少一部分。在上述第2邏輯物理變換表未登記通過上述控制部訪問的邏輯地址或物理地址的情況下，將上述主存儲器上的第3邏輯物理變換表的一部分複製到上述第2邏輯物理變換表。根據本發明的實施方式，能提供緩衝器的容量及面積很小並且降低製造成本的半導體存儲裝置及使用其的信息處理裝置。
圖I是示出包括第I實施方式涉及的半導體存儲裝置的信息處理裝置的一例的方塊圖。圖2是示出第I實施方式涉及的非易失性存儲器的塊的一例的等效電路圖。圖3是示出第I實施方式涉及的啟動工作的一例的流程圖。圖4是示出第I實施方式涉及的啟動工作包括的啟動執行工作的一例的流程圖。圖5是示出第I實施方式涉及的TLB工作的一例的流程圖。圖6是示出第I實施方式涉及的DMA工作的一例的流程圖。圖7是示出第2實施方式涉及的TLB工作的一例的流程圖。圖8是示出第2實施方式涉及的啟動執行工作的一例的流程圖。圖9是示出第3實施方式涉及的信息處理裝置的構成的一例的方塊圖。圖10是示出第3實施方式涉及的寫處理的信息處理裝置的工作的一例的流程圖。圖11是示出第3實施方式涉及的寫處理的半導體存儲裝置及信息處理裝置的工作的一例的流程圖。圖12是示出第3實施方式涉及的讀處理的半導體存儲裝置及信息處理裝置的工作的一例的流程圖。
具體實施例方式以下，一邊參照附圖，一邊關於各實施方式進行說明。再者，在以下的說明中，關於基本上或實際上相同的功能及構成要素，附加相同符號，需要時進行相應地說明。[第I實施方式]< I.構成例〉1-1.全部構成的例子首先，關於包含第I實施方式涉及的SSD裝置的存儲器系統的全部構成例，用圖I進行說明。如圖I所示，第I實施方式涉及的信息處理裝置包括SSD裝置10和主機裝置20。所謂SSD(Solid state drive,固態驅動器)裝置是包括適用與HDD (Hard disc drive,硬碟驅動器)裝置相同的接口而得到的非易失性存儲器的裝置。在第I實施方式，半導體存儲裝置以SSD裝置10為例來說明，但是不限於SSD裝置10。作為信息處理裝置，例如，包括個人計算機、便攜電話、攝像裝置等。SSD裝置10包括非易失性存儲器(NVM)ll、TLB14、緩衝存儲器15、ECC(ErrorCorrecting Code，糾錯碼)部16、主總線接口 17、DMA控制器18、和SSD控制器19。在非易失性存儲器11，存儲OS (Operation System，作業系統)12、邏輯物理變換表(L2P) 13。在第I實施方式中，作為非易失性存儲器(NVM) 11，適用NAND型快閃記憶體。NAND型快閃記憶體包括多個塊(Block)，以頁為單位進行數據的讀出、寫入，稍後說明其細節。NAND型快閃記憶體包括，例如，啟動(Boot)區域11-1、其他的大容量的管理區域(或普通區域)11-2。再者，非易失性存儲器11不限於NAND型快閃記憶體,也可以是MRAM(Magnetoresistive Random AccessMemory,磁阻隨機存取存儲器)，NOR型快閃記憶體等。啟動區域11-1從固定的地址開始，例如，為IG字節單位左右的容量的區域。還有，啟動區域ll-ι保持Boot R0M/BI0S類似的啟動程序。管理區域是普通的用戶不能訪問的區域，普通區域是普通的用戶可以訪問的區域。
0S12存儲於NAND型快閃記憶體的管理區域11_2，作為主機裝置20的控制程序起作用。在這個0S12，包括用於向主存儲器23複製邏輯物理變換表13並驅動SSD的驅動程序。
邏輯物理變換表(L2P) 13是使外部的主機裝置20訪問NAND型快閃記憶體11時使用的邏輯塊地址(LBA =Logical block address)和NAND快閃記憶體11內的實際的物理塊地址(PBA Physical block address)對應的信息。邏輯塊地址(LBA)是主機裝置20發出並且在主機裝置20側管理的塊地址。物理塊地址(PBA)是NAND快閃記憶體11側的實際的塊地址。TLB (Translation look-aside buffer,轉換後備緩衝器)14是高速緩存邏輯物理變換表13的一部分的緩衝存儲器。緩衝存儲器15是用於存儲作為非易失性存儲器11的NAND型快閃記憶體的輸入及輸出的小容量的數據的緩衝存儲器。例如，緩衝存儲器15是SRAM (Static random access memory，靜態隨機存取存儲器)等構成的數kB 數百kB量級左右的存儲器，也可以是寄存器等。緩衝存儲器15也可在內置於NAND型快閃記憶體11的情況下省略。ECC部16進行非易失性存儲器11的讀出數據的錯誤檢查，在有錯誤的情況下修正錯誤。主總線接口 17是圖I的總線(PCle) 50的主總線，包括DMA控制器18。DMA控制器18控制SSD裝置10和主機裝置20的主存儲器23之間的數據傳送。DMA控制器18具備將多個塊的數據，經過總線50，依次傳送至主機裝置20的功能等。SSD控制器19控制上述說明的構成，控制SDD裝置10的全部的工作。還有，SSD控制器19，在讀出工作時，按照讀出命令，參照TLB14，將邏輯塊地址變換為物理塊地址，讀出在這個物理塊地址存儲的數據。還有，SSD控制器19，在寫入工作時，按照寫入命令，參照TLB14，將邏輯塊地址變換為物理塊地址，向這個物理塊地址寫入數據。主機裝置20包括外圍接口 21、主存儲器接口 22、主存儲器23、和處理器25。外圍接口 21是與作為外圍設備的SSD裝置10的接口，作為總線50的橋起作用。
主存儲器接口 22是主存儲器23的接口。主存儲器23是存儲主機裝置20的數據的主存儲裝置。在第I實施方式中，作為主存儲器23,例如使用DRAM (Dynamic random access memory,動態隨機存取存儲器)。還有，第I實施方式涉及的主存儲器23存儲上述邏輯物理變換表13的拷貝(副本)。關於邏輯物理變換表13的拷貝的細節將後述。處理器25控制上述說明的構成，控制主機裝置20的工作。作為處理器25，能採用例如中央運算裝置(CPU)、微處理器單元(MPU)、數位訊號處理器(DSP)等。1-2. NAND型快閃記憶體的說明接著，關於圖I中的非易失性存儲器11，用圖2更加詳細地說明。在這裡，在一例中列舉說明構成NAND型快閃記憶體的塊BI的等效電路。由於塊BI中的存儲單元一併進行數據消除，所以塊BI是數據消除單位。塊BI包括在字線方向(WL direction, WL方向)排列的多個存儲單元元件MU(memory cell unit)。存儲單元元件MU包括在與字線方向交叉的位線方向(BLdirection, BL方向)排列並將電流路徑串聯連接的包括8個存儲單元(memory cell)MCO MC7的NAND串(存儲單元串)、與NAND串的電流路徑的一端連接的源極側的選擇電晶體SI、與NAND串的電流路徑的另一端連接的漏極側的選擇電晶體S2。第I實施方式中，存儲單元元件MU包括8個存儲單元MCO MC7，但是，存儲單元元件MU的存儲單元是2個以上即可，不限於8個。例如，存儲單元元件MU的存儲單元也可以是56個，32個等。源極側的選擇電晶體SI的電流路徑的另一端與源極線SL連接。漏極側的選擇電晶體S2的電流路徑的另一端與各存儲單元元件MU相對應,設置在存儲單元元件MU的上方，與在位線方向延伸的位線BLm-I連接。字線WLO WL7在字線方向延伸，與字線方向的多個存儲單元的控制柵電極CG共同連接。選擇門線SGS在字線方向延伸，與字線方向的多個選擇電晶體SI共同連接。選擇門線SGD也在字線方向延伸，與字線方向的多個選擇電晶體S2共同連接。在每個字線WLO WL7上，存在頁(PAGE)。例如，如以圖2中的虛線圍繞所示，在字線WL7上，存在頁7(PAGE7)。由於對於每頁進行數據讀出工作、數據寫入工作，所以頁是 數據讀出單位、數據寫入單位。〈2.工作〉2-1.啟動流程接著，關於包含第I實施方式涉及的SSD裝置10的存儲器系統的啟動工作，採用圖3的流程圖進行說明。再者，在以下的工作中，以平行四邊形表示的步驟，表示經由總線50進行的步驟。如圖3所示，首先，在步驟Sll時，主機裝置20的處理器25讀出在SSD裝置10的非易失性存儲器11中的啟動區域11-1存儲的啟動程序。繼續，在步驟S12時，處理器25採用從啟動區域11-1讀出的啟動程序，執行啟動。關於這個啟動執行的細節，在下面的圖4進行說明。繼續，在步驟S13時，執行被裝載的0S12，結束這個啟動工作(End)。2-2.啟動執行流程接著，關於包含第I實施方式涉及的SSD裝置10的存儲器系統的啟動執行工作，採用圖4的流程圖進行說明。這個圖4與上述圖3中的步驟S12中的啟動執行相對應。首先，如圖4所示，在步驟S21時，主機裝置20的處理器25執行主存儲器23的使用聲明，在主存儲器23中確保用於存儲邏輯物理變換表13的拷貝的區域。繼續，在步驟S22時，處理器25將經由總線50傳送的邏輯物理變換表13的拷貝存儲在主存儲器23的上述確保了的區域。第I實施方式中，關於邏輯物理變換表13的全部向主存儲器23複製的例子進行說明，但是，僅邏輯物理變換表13的一部分也可以向主存儲器23複製。關於僅這個邏輯物理變換表13的一部分向主存儲器23複製的情況的細節在第2實施方式中進行說明。繼續，在步驟S23時，處理器25，同樣，經由總線50傳送及裝載0S12，結束這個啟動執行流程(End)。2-3. TLB 流程接著，關於包含第I實施方式涉及的SSD裝置10的存儲器系統的TLB工作，採用圖5的流程圖進行說明。TLB工作中，能使用通過上述啟動工作向主機裝置20的主存儲器23傳送的邏輯物理變換表13的拷貝。
如圖5所示，首先，在步驟S31時，SSD裝置10的SSD控制器19判定在TLB14上是否存在對應的邏輯地址。在TLB14有對應的邏輯地址，即TLB失敗(miss)未發生的情況下(否)，結束這個工作(End)。另一方面，在TLB14沒有對應的邏輯地址，即TLB失敗發生的情況下(是)，向下面的步驟S32前進。繼續，在步驟S32時，SSD控制器19設定上述TLB失敗發生的失敗信息及對應的邏輯地址。繼續，在步驟S33時，SSD控制器19向主機裝置20發送中斷。然後，SSD裝置10成為待機狀態，直到有來自主機裝置20的SSD啟動的指示為止。繼續，在步驟S34時，主機裝置20的處理器25收到來自SSD裝置10的中斷，執行以下的處理。
首先，在步驟S35時，處理器25取得設定的已傳送的失敗信息及上述對應的邏輯地址。繼續，在步驟S36時，處理器25參照在主存儲器23中存儲的邏輯物理變換表13的拷貝。繼續，在步驟S37時，處理器25取得與該邏輯地址相對應的物理地址。繼續，在步驟S38時，處理器25向SSD裝置10傳送取得的上述邏輯地址和與其對應的物理地址，向成為待機狀態的SSD裝置10給予啟動指示。繼續，在步驟S39時，SSD裝置10的SSD控制器19收到來自主機裝置20的上述啟動指示，從待機狀態再次開始啟動。繼續,在步驟S40時，SSD控制器19按LRU (Least recently used,最近最少使用)或隨機地選擇TLB14的項目。LRU最好從訪問的舊的項目選擇。繼續，在步驟S41時，SSD控制器19取得從主機裝置20傳送的上述對應的邏輯地址及物理地址。繼續，在步驟S42時，SSD控制器19對步驟S40中選擇的TLB14的項目設定(置換，拷貝)邏輯地址及物理地址，並結束這個工作(End)。2-1. DMA 流程接著，關於包含第I實施方式涉及的SSD裝置10的存儲器系統的DMA (Dynamicmemory access，動態存儲器存取)工作，採用圖6的流程圖進行說明。這個TLB工作，採用通過上述啟動工作向主機裝置20傳送的邏輯物理變換表13的拷貝來進行，與上述TLB流程相對應。如圖6所示，首先，在步驟S51時，主機裝置20的處理器25參照邏輯物理變換表13的拷貝設定需要的多個邏輯地址。繼續，在步驟S52時，處理器25傳送選擇的上述邏輯地址，向SSD裝置10給予啟動指示。然後，主機裝置20成為待機狀態,直到有來自SSD裝置10的中斷的指示為止。繼續，在步驟S53時，SSD裝置10的SSD控制器19收到主機裝置20的啟動指示，使SSD裝置10啟動。繼續，在步驟S54時，SSD控制器19取得傳送的上述邏輯地址。繼續，在步驟S55時，SSD控制器19參照在TLB14存儲的邏輯物理變換表13，通過主總線接口 17，依次傳送(DMA)在與上述邏輯地址相對應的物理地址存儲的數據。這裡，可對上述傳送進行讀出和寫入的雙方。繼續，在步驟S56時，SSD控制器19向主機裝置20給予表示上述傳送的數據的結束的中斷。繼續，在步驟S57時，主機裝置20的處理器25收到中斷，從待機狀態再次開始中斷工作。繼續，在步驟S58時，處理器25在讀出的情況下採用傳送的數據，在寫入的情況下繼續原處理，以結束這個工作(End)。< 3.作用效果〉根據第I實施方式涉及的半導體存儲裝置及包含其的系統(信息處理裝置)，至少 能得到下列(I)至(2)的效果。(I)能降低SSD裝置10的緩衝存儲器15的容量及面積如上述，第I實施方式涉及的SSD裝置10的SSD控制器19經由總線50，向主機裝置20傳送邏輯物理變換表13的拷貝。繼續，主機裝置20的處理器25執行主存儲器23的使用聲明，在作為其主存儲器23的DRAM中確保用於存儲邏輯物理變換表13的拷貝的區域(S21)。繼續，處理器25將經由總線50傳送的邏輯物理變換表13的拷貝存儲在主存儲器23的上述確保了的區域(S22)。繼續，處理器25裝載作為經由總線50傳送的主機裝置20的控制程序的0S12，結束這個啟動執行流程。其結果，邏輯物理變換表13的拷貝配置在主機裝置20的主存儲器23上。在主機裝置20的主存儲器23存儲的邏輯物理變換表13的拷貝，例如，根據需要可在如圖5所示的上述TLB工作中使用。例如，在主存儲器23存儲的邏輯物理變換表13的拷貝，在TLB14中沒有對應的邏輯地址，即TLB失敗發生的情況(是)等下，可根據需要使用。此時，不需要參照邏輯物理地址變換表(L2P)主體13。因此，與在SSD裝置10側設置大量的緩衝器的情況基本上相同的高速工作成為可能。並且，在沒有那樣的緩衝器的狀態下，可通過大幅減少的硬體實現。在第I實施方式中，能降低用於存儲SSD裝置10的邏輯物理變換表13的緩衝存儲器15的容量及佔有面積。即使在主機裝置20的主存儲器23上配置邏輯物理變換表13的拷貝的構成的情況下，在第I實施方式中，優選地，在SSD裝置10側具備要求TLB、DMA、ECC等的高速性的處理。如果與作為電路規模全部存儲邏輯物理變換表13的緩衝存儲器相比，執行這些處理的電路極小。(2)能降低製造成本與作為主機裝置20的主存儲器23的DRAM相比，緩衝存儲器15的製造成本是高價的。本例中，如上述，降低用於存儲SSD裝置10的邏輯物理變換表13的緩衝器15的容量及佔有面積，將邏輯物理變換表13的拷貝配置於主機裝置20的主存儲器23。為此，能降低製造成本。[第2實施方式]
接著，關於第2實施方式進行說明。第2實施方式的存儲器系統具有與如圖I所示的第I實施方式的存儲器系統相同的構成。第I實施方式中，在主存儲器23保持邏輯物理變換表13的拷貝。對此，第2實施方式中，在主存儲器23保持邏輯物理變換表13的一部分的拷貝的點，與上述第I實施方式不同。並且，第2實施方式中，如後述，啟動執行工作和TLB流程與第I實施方式不同。以下，在第2實施方式的說明中，省略與上述第I實施方式重複的部分的細節的說明。首先，參照圖7關於第2實施方式的TLB工作進行說明。本實施方式的TLB工作中，對於如第I實施方式的圖5所示的TLB工作，僅步驟S36不相同。S卩，第I實施方式中，由於在主存儲器23中具有邏輯物理地址變化表(L2P) 13的拷貝，所以在步驟S36不會L2P失敗。然而，第2實施方式中，由於在主存儲器23未存儲 L2P13的一部分的拷貝，所以在步驟S36有L2P失敗發生的情況。因此，第2實施方式中，L2P失敗發生的情況的處理變成必要，步驟S36的工作依據如圖7(A)-(B)所示的流程來執行。如圖7所示，首先，在步驟S61時，主機裝置20的處理器25判定在主存儲器23中複製的邏輯物理變換表(L2P)13的一部分是否存在。如果在主存儲器23中複製的邏輯物理變換表(L2P) 13的一部分存在的情況下(是)，結束這個流程(End)。如果判定在上述步驟S61時在主存儲器23中複製的邏輯物理變換表(L2P) 13的一部分不存在的情況下(否)，繼續，在步驟S62時，處理器25判定主存儲器23的拷貝區域的空閒是否存在。如果在主存儲器23的拷貝區域的空閒存在的情況下(是)，繼續至步驟S64。在上述步驟S62時判定主存儲器23的拷貝區域的空閒不存在的情況下(否)，繼續，在步驟S63時，處理器25依據上述LRU選擇主存儲器23的拷貝，並騰空那個區域。繼續，在步驟S64時，處理器25從SSDlO取得對應的邏輯物理地址變換表(L2P)13。繼續，在步驟S65時，處理器25在主存儲器23中設置的空閒區域設定上述取得的邏輯物理地址變換表(L2P) 13，結束這個流程(B)。接著，參照圖8，關於第2實施方式的啟動執行工作進行說明。第2實施方式的啟動執行工作，與如第I實施方式的圖4所示的啟動執行工作相比，在省略L2P拷貝(圖4的步驟22)步驟的點不同。首先，在步驟S71時，主機裝置20的處理器25執行主存儲器23的使用聲明，在主存儲器23中確保用於存儲邏輯物理變換表13的拷貝的區域。繼續，在步驟S72時，處理器25裝載經由總線50傳送的0S12。此時，由於在主存儲器23未存儲邏輯物理變換表13的拷貝，所以在主存儲器23中L2P失敗發生。由此，即使在啟動工作時L2P失敗發生的情況下，通過執行前述的圖7的處理，可解除L2P失敗。〈作用效果〉在第2實施方式涉及的半導體存儲裝置及包含其的系統(信息處理裝置)中，至少能得到上述(I)及(2)的效果。並且，在第2實施方式中，可以根據需要適用上述的構成及工作。[第3實施方式]第3實施方式涉及的信息處理裝置包括主機裝置、半導體存儲裝置。主機裝置包括主存儲器和第I控制部。上述第I控制部將對上述半導體存儲裝置的寫請求分離為寫命令和與上述寫命令對應的寫數據，向上述半導體存儲裝置輸出寫命令，使寫數據存儲於上述主存儲器。上述半導體存儲裝置包括非易失性半導體存儲器和第2控制部。上述第2控制部接收從上述主機裝置傳送的上述寫命令，在該寫命令的執行時向半導體存儲裝置傳送在上述主存儲器存儲的該寫命令相對應 的寫數據，並向上述非易失性半導體存儲器寫入。在圖9，示出第3實施方式的信息處理裝置的構成的一例。信息處理裝置包括主機裝置(以下，簡稱主機)30、和作為主機30的存儲裝置起作用的存儲器系統(半導體存儲裝置)40。存儲器系統40也可以是按eMMC (Embedded Multi Media Card，嵌入多媒體卡)規格兼容的組裝用途的快閃記憶體、SSD(Solid State Drive，固態驅動器)等。信息處理裝置為，例如，個人計算機、可攜式電話、攝像裝置等。存儲器系統40包括作為非易失性半導體存儲器的NAND快閃記憶體41、NAND接口 44、DMA控制器45、緩衝存儲器46、ECC電路47、存儲控制器48、存儲接口 49。NAND快閃記憶體41包括將多個存儲單元以矩陣狀排列的存儲單元陣列。各個的存儲單元使用上位頁及下位頁，可以多值存儲。NAND快閃記憶體41將多個作為數據消除的單元的塊排列而構成。並且，各塊通過多個頁構成。各頁是數據的寫入及讀出的單位。NAND快閃記憶體41通過例如多個存儲器晶片構成。NAND快閃記憶體41存儲從主機30發送的用戶數據、存儲器系統40的管理信息、主機30中使用的0S43。0S43作為主機30的控制程序起作用。邏輯物理變換表(L2P表)42是使主機30訪問存儲器系統40時使用的邏輯塊地址(LBA Logical block address)和NAND快閃記憶體41內的物理地址(塊地址+頁地址+頁內存儲位置)對應的地址變換信息。在此之後，在NAND快閃記憶體41存儲的L2P表42稱為L2P主體。NAND接口 44基於存儲控制器48的控制對NAND快閃記憶體41執行數據及管理信息的讀/寫。緩衝存儲器46能用作用於存儲向NAND快閃記憶體41寫的數據或者從NAND快閃記憶體41讀的數據的緩衝器。還有，緩衝存儲器46存儲將從主機30輸入的寫請求、讀請求等相關的命令排隊的命令隊列46a、和後述的主機30的主存儲器33中高速緩存的L2P信息的標籤信息46b。例如，緩衝存儲器46由SRAM或DRAM等構成，但是，也可由寄存器等構成。ECC電路47對於要從緩衝存儲器46傳送並在NAND快閃記憶體41寫的數據，進行ECC處理(錯誤修正處理)的編碼處理，將編碼結果附加至數據並向NAND接口 44輸出。還有，ECC電路47對於經由NAND接口 44從NAND快閃記憶體41讀的數據，進行在ECC處理的解碼處理(使用錯誤修正符號的錯誤修正處理)，向緩衝存儲器46輸出錯誤修正後的數據。DMA控制器45控制NAND接口 44、ECC電路47、緩衝存儲器46之間的數據傳送。再者，也可通過DMA控制器45進行主機30的存儲接口 34內的寄存器34a和緩衝存儲器46之間的數據傳送，但是，第3實施方式中，寄存器34a和緩衝存儲器46之間的數據傳送，由存儲接口 49進行。存儲接口 49是用於將存儲器系統40與主機30連接的接口。存儲接口 49具有控制主機30的存儲接口 34內的寄存器34a和存儲器系統40的緩衝存儲器46之間的數據傳送的功能。存儲控制器48的功能通過執行固件來實現。存儲控制器48總體地控制與總線60連接的存儲器系統40內的各構成要素。存儲器系統40中，邏輯地址(LBA)和物理地址(NAND快閃記憶體41的存儲位置)的關係並非靜態地決定，而是在數據的寫入時動態地關聯。例如，在複寫相同的LBA的數據的情況下，進行如下的處理。在邏輯地址Al分配塊大小的有效的數據，使用NAND快閃記憶體41的塊BI，作為存儲區域。在從主機30接收複寫邏輯地址Al的塊大小的更新數據的命令的情況下，確保NAND快閃記憶體41的未使用的I個空閒塊(設為塊B2)，在那個空閒塊寫入從主機30接收的數據。此後，將邏輯地址Al和塊B2關聯。其結果，塊B2成為在內部包括有效數據的活動塊。在塊BI保存的數據變為無效，塊BI成為空閒塊。 這樣，存儲器系統40中，即使是相同的邏輯地址Al的數據，作為實際的記錄區域使用的塊在每次寫入時也變化。再者，在塊大小的更新數據的寫入中，必須在寫入處進行塊變化，但是，在不滿足塊大小的更新數據寫入中，將更新數據寫入至相同的塊。例如，在更新不滿足塊大小的頁數據的情況下，在該塊內，將相同的邏輯地址的舊頁數據無效化，將重新寫入的最新的頁數據作為有效頁來管理。若塊內的全部數據被無效化，則該塊作為空閒塊而釋放。還有，在存儲器系統40中執行塊處理。存儲器系統40中，在數據的消除單位(塊)和數據的管理單位不同的情況下，若NAND快閃記憶體41的改寫前進，則通過無效(不是最新)的數據，塊成為穿孔(perforated)的狀態。若這樣的穿孔的狀態的塊增加，實際可以使用的塊變少，變得不能有效利用NAND快閃記憶體41的存儲區域。在那裡，例如，在NAND快閃記憶體41的空閒塊比規定的閾值少的情況下，聚集有效的最新的數據，在不同的塊上執行重寫的壓縮、垃圾收集等的塊整理，確保空閒塊。還有，存儲器系統40在進行頁內的一部分扇區的更新時等，讀取NAND快閃記憶體41的存儲數據，施加變更，執行向NAND快閃記憶體41寫回的讀、修改、寫(RMW)。在RMW處理中，首先，從NAND快閃記憶體41讀包含更新扇區的頁或塊，將讀的數據與從主機30接收的寫數據合併。並且，在NAND快閃記憶體41的新的頁或新的塊上寫入這個合併數據。主機30包括處理器31、主存儲器接口 32、主存儲器33、存儲接口 34，和連接這些的總線36。主存儲器接口 32是用於將主存儲器33連接到總線36的接口。主存儲器33是處理器31可以直接訪問的主存儲器，第3實施方式中，使用DRAM(Dynamic random access memory,動態隨機存取存儲器)。主存儲器33,除了作為處理器31使用的主存儲器的功能之外，能用作L2P高速緩存33a、寫高速緩存33b的存儲區域。還有，主存儲器33也能用作作業區域33c。L2P高速緩存33a是在存儲器系統40的NAND快閃記憶體41中存儲的L2P主體42的一部分或全部。存儲器系統40的存儲控制器48使用在主存儲器33高速緩存的L2P高速緩存33a和在NAND快閃記憶體41存儲的L2P主體42，進行在訪問NAND快閃記憶體41中存儲的數據時的地址解析。在寫高速緩存33b，暫時地保存從主機30向存儲器系統40寫入的寫數據。作業區域33c是向NAND快閃記憶體41寫入數據時的工作區域，具體地，在執行前述的塊的處理、RMW等時使用。存儲接口 34是用於與存儲器系統40連接的接口。存儲接口 34具有DMA控制器35和寄存器34a。DMA控制器35執行在主存儲器33的L2P高速緩存33a、寫高速緩存33b、作業區域33c和存儲接口 34內的寄存器34a之間的數據傳送控制。處理器31是控制主機30的工作的處理器，執行從NAND快閃記憶體41向主存儲器33裝載的0S43。在0S43中，包括控制存儲器系統40的設備驅動器43a。設備驅動器43a若接受來自0S43或0S43上的應用對存儲器系統40的寫請求，則將寫請求分離為寫命令和寫數據。在命令中，包括識別命令的種類(讀、寫等)的欄位、指定先前LBA的欄位、指定數據長的欄位等。並且，設備驅動器43a經由存儲接口 34向存儲器系統40直接發送命令。另一方面，設備驅動器43a在主存儲器33的寫高速緩存33b中臨時存儲分離後的數據。·
圖10是示出接受寫請求時的設備驅動器43a的工作次序的一例。設備驅動器43a若接受來自0S43或0S43上的應用對存儲器系統40的寫請求，則將寫請求分離為命令和數據(步驟S100)。接著，設備驅動器43a經由存儲接口 34向存儲器系統40直接發送命令。還有，設備驅動器43a在主存儲器33的寫高速緩存33b中臨時存儲分離後的數據(步驟S110)。關於在寫高速緩存33b高速緩存的數據，隨後，通過存儲器系統40的存儲控制器48的控制，向存儲器系統40側傳送。圖11示出接收寫命令時的存儲器系統40側的工作次序的一例。在存儲器系統40處接收從主機30發送的寫命令(步驟S200)。將接收的寫命令通過存儲接口 49設定於緩衝存儲器46的命令隊列46a (步驟S210)。存儲控制器48若可以按照在命令隊列46a設定的該寫命令的執行順序執行該寫命令(步驟S220)，則判定寫命令包括的LBA是否為未寫入狀態(步驟S230)。在這裡，若LBA是未寫入狀態，則與這個LBA相對應的有效的數據是未存儲於NAND快閃記憶體41的狀態。LBA是否為未寫入狀態的判定，具體地，例如以以下的次序進行。S卩，存儲控制器48判定寫命令包括的LBA是否命中(hit)標籤彳目息46b,未命中的情況下判定是否命中在NAND快閃記憶體41存儲的L2P主體42。再者，標籤信息46b是登記在主機30的主存儲器33的L2P高速緩存33b中高速緩存的L2P信息的數據，可以通過檢索標籤信息46b，對L2P高速緩存33b判定是否存儲與LBA相對應的L2P信息。在通過這樣的標籤信息46b和L2P主體42的檢索，判定LBA未命中的情況下(步驟S230 :是)，存儲控制器48對主機30的DMA控制器35輸出用於從寫高速緩存33b傳送與寫命令相對應的寫數據的數據傳送指令(步驟S240)。接收這個數據傳送指令的DMA控制器35，從主存儲器33的寫高速緩存33b向存儲接口 34的寄存器34a傳送在主存儲器33的寫高速緩存33b存儲的寫數據。若將數據設定於這個寄存器34a，從存儲接口 34向存儲接口 49通知這個旨意，收到這個通知的存儲接口 49向緩衝存儲器46傳送在寄存器34a設定的寫數據(步驟S250)。由於存儲控制器48能特定在主存儲器33上的寫高速緩存33b存儲的寫數據的存儲位置，所以在寫命令中也可以包含在主存儲器33的存儲位置。還有，存儲控制器48也可通過將寫高速緩存33b設為FIFO結構或環形緩衝器結構來特定在寫數據的存儲位置。總之，寫數據對FIFO結構的寫高速緩存33b，按寫命令發生的順序來設定。由於寫命令中包含數據長，所以如果存儲控制器48識別FIFO結構的寫高速緩存33b的初始地址，則在每次接收寫命令時，通過各數據長與地址相加，能掌握寫數據在主存儲器33上的存儲位置。若通過步驟S250的處理將寫數據設定於緩衝存儲器46，則存儲控制器48，在由ECC電路47符號化寫數據ECC之後，經由NAND接口 44，向NAND快閃記憶體的空閒塊寫入(步驟S350)。此後，以向這個空閒塊對應附加由寫命令指定的LBA的方式，更新L2P高速緩存33a、標籤信息46b、以及L2P主體42 (步驟S360)。再者，關於L2P主體42，並非在每次對NAND快閃記憶體41的寫入時更新，所以也可以定期地更新。L2P高速緩存33a的更新如下進行。存儲控制器48，在用緩衝存儲器46構成新的L2P信息後，將其標籤信息追加到緩衝存儲器46的標籤信息46b，將該旨意通知給存儲接口49，並且對主機30的DMA控制器35輸出用於傳送L2P信息的傳送指令。由此，存儲接口 49在存儲接口 34的寄存器34a中設定由緩衝存儲器46製作的新的L2P信息。DMA控制器35向主存儲器33傳送在寄存器34a設定的L2P信息，在L2P高速緩存33a中高速緩存L2P信肩、O
另一方面，在步驟S230，在寫命令包括的LBA命中標籤信息46b的情況下(步驟S230 :否)，存儲控制器48對主機30的DMA控制器35輸出L2P信息的傳送指令。由此，DMA控制器35從主存儲器33向存儲接口 34的寄存器34a傳送在主存儲器33的L2P高速緩存33a存儲的命中了的L2P信息。如前述，若將數據設定於寄存器34a，則從存儲接口 34向存儲接口 49通知這個旨意，收到這個通知的存儲接口 49向緩衝存儲器46傳送在寄存器34a設定的L2P信息。存儲控制器48使用向緩衝存儲器46傳送的L2P信息進行地址解析。接著，存儲控制器48從NAND快閃記憶體41讀出包括與通過地址解析得到的LBA相對應的物理地址中存儲的數據的頁或塊，並向緩衝存儲器46傳送(步驟S260)。接著，存儲控制器48對主機30的DMA控制器35輸出用於傳送在寫高速緩存33b存儲的寫數據的數據傳送指令(步驟S270)。接收這個數據傳送指令的DMA控制器35從主存儲器33向存儲接口34的寄存器34a傳送在主存儲器33的寫高速緩存33b存儲的寫數據。在這個寄存器34a設定的數據，與上述相同，通過存儲接口 49向緩衝存儲器46傳送(步驟S280)。接著，存儲控制器48在緩衝存儲器46上合成從NAND快閃記憶體41讀出並向緩衝存儲器46寫入的數據和從寫高速緩存33b傳送並向緩衝存儲器46寫入的數據(步驟S290)。若這個合成結束，則存儲控制器48向存儲接口 49通知其旨意，並且對主機30的DMA控制器35輸出用於傳送數據的傳送指令(步驟S300)。由此，存儲接口 49將由緩衝存儲器46合成的數據設定於存儲接口 34的寄存器34a。DMA控制器35向主存儲器33傳送在寄存器34a設定的合成數據，向作業區域33c存儲這個合成數據(步驟S310)。之後，存儲控制器48判定數據的合成處理是否結束(步驟S320)，在數據合成處理未結束的情況下，按步驟S260 S310的次序反覆，直到數據合成處理結束為止。這樣，在主存儲器33的作業區域33c上製作儘可能多的塊單元的數據。若合成處理結束,存儲控制器48對主機30的DMA控制器35傳送用於傳送在主存儲器33的作業區域33c存儲的合成數據的數據傳送指令(步驟S330)。接收這個數據傳送指令的DMA控制器35從主存儲器33向存儲接口 34的寄存器34a傳送在主存儲器33的作業區域33c存儲的合成數據。在這個寄存器34a設定的數據，與上述相同，通過存儲接口49向緩衝存儲器46傳送(步驟S340)。
若通過步驟S340的處理將合成數據設定於緩衝存儲器46，則存儲控制器48，在由ECC電路47符號化寫數據ECC之後，經由NAND接口 44，向NAND快閃記憶體41的空閒塊寫入(步驟S350)。此後，存儲控制器48以向這個空閒塊對應附加LBA並使舊的活動塊無效化的方式，更新L2P高速緩存33a、標籤信息46b、以及L2P主體42 (步驟S360)。再者，在合成處理通過從主存儲器33向緩衝存儲器46進行I次的數據傳送而結束的情況下，也可向NAND快閃記憶體41直接寫入由緩衝存儲器46合成的數據。圖12是示出接收讀命令時的存儲器系統40側的工作次序的一例。在經由存儲接口 49由存儲器系統40接收讀命令的情況下，通過存儲接口 49將接收的讀命令設定於緩衝存儲器46的命令隊列46a (步驟S400)。若這個讀命令成為可以執行的狀態，則存儲控制器48對標籤信息46b檢測讀命令包括的LBA (步驟S410),判定讀命令包括的LBA是否命中標籤信息46b (步驟S420)。在命中的情況下(步驟S420 :是)，存儲控制器48對主機30的DMA控制器35輸出L2P傳送指令(步驟S430)。由此，DMA控制器35從主存儲器33向存儲接口 34的寄存器34a傳送在主存儲器33的L2P高速緩存33a存儲的命中了的L2P信息。·在寄存器34a設定的L2P信息，與上述相同，通過存儲接口 49向緩衝存儲器46傳送(步驟S440)。存儲控制器48使用向緩衝存儲器46傳送的L2P信息，進行地址解析。即，存儲控制器48從L2P信息取得與LBA相對應的物理地址，從NAND快閃記憶體41讀與取得的物理地址相對應的數據。ECC電路47經由NAND接口 44對從NAND快閃記憶體41讀的數據，進行ECC處理的解碼處理，向緩衝存儲器46輸出錯誤修正後的數據。之後，存儲控制器48向主機30輸出在緩衝存儲器46存儲的讀數據。另一方面，在步驟S420，在讀命令包括的LBA未命中標籤信息46b的情況下(步驟S420 :否)，存儲控制器48向緩衝存儲器46讀在NAND快閃記憶體41存儲的L2P主體的一部分或全部並檢索(步驟S460)。在LBA對L2P主體未命中的情況下，結束讀處理，向主機30返回錯誤。在LBA對L2P主體命中的情況下(步驟S470)，存儲控制器48採用命中的L2P信息進行地址解析。即，存儲控制器48從L2P信息取得與LBA對應附加的物理地址，從NAND快閃記憶體41讀與取得的物理地址相對應的數據。ECC電路27經由NAND接口 44，對從NAND快閃記憶體41讀的數據進行ECC處理的解碼處理，向緩衝存儲器46輸出錯誤修正後的數據。之後，存儲控制器48向主機30輸出在緩衝存儲器46存儲的讀數據(步驟S480)。存儲控制器28指示存儲接口 49，以向存儲接口 34的寄存器34a傳送向緩衝存儲器46讀出的L2P主體42中與讀命令包含的LBA相對應的L2P信息、或與包括讀命令中包含的LBA的周邊LBA相對應的L2P信息，並且對主機30的DMA控制器35輸出用於傳送L2P信息的傳送指令。由此，存儲接口 49將在緩衝存儲器46緩衝的L2P信息設定於存儲接口34的寄存器34a。DMA控制器35向主存儲器33傳送在寄存器34a設定的L2P信息，將這個L2P信息高速緩存在L2P高速緩存中。伴隨於此，存儲控制器48更新緩衝存儲器46的標籤信息46b。再者，在主存儲器33上形成的作業區域33c也可用作進行前述的塊處理、RMW等時的工作區。還有，第3實施方式中，儘管在存儲器系統40側具有L2P高速緩存33a的標籤信息46b，但是，存儲器系統40也可不具有標籤信息46b，而直接檢索L2P高速緩存33a。還有，儘管存儲器系統40的存儲接口 49進行寄存器34a和緩衝存儲器46之間的數據傳送，但是，也可向存儲控制器48進行這個數據傳送。還有，也可在主存儲器33和緩衝存儲器46之間進行直接數據傳送。這樣，在第3實施方式中，主機30的主存儲器33能用作寫高速緩存33b和L2P高速緩存33a的存儲區域。由此，能謀求緩衝存儲器46的存儲容量的降低。並且，第3實施方式中，在寫請求時，分離成寫命令和寫數據，向主機30的主存儲器33存儲寫數據，向存儲器系統的緩衝存儲器46存儲寫命令。並且，在存儲器系統40中，在寫命令的執行時，從主機30的主存儲器33讀出寫數據，進行向NAND快閃記憶體41的寫入。由此，相比於未分離成寫命令和寫數據的情況，能降低主機30和存儲器系統40之間的接口帶寬。總之，在未分離成寫命令和寫數據的情況下，寫請求時，從主機向存儲器系統傳送寫命令及寫數據，接著，存儲器系統分離成寫命令和寫數據，向主機30的主存儲器33傳送分離後的寫數據。並且，存儲器系統，在寫命令的執行時，從主機的主存儲器讀出寫數據，向NAND快閃記憶體進行寫入。這個情況下，對一次的寫請求，寫數據成為在主機和存儲器系統之間的總線3次傳送，使接口帶寬增加。對此，根據本實施方式的構成，能解決那樣的課題。再者，在存儲器系統40的啟動時，也可以向主機30的主存儲器33裝載在NAND閃 存41存儲的L2P主體42。還有，在存儲器系統40側，設置L2P信息的一次高速緩存，在主機30的主存儲器23設置L2P信息的二次高速緩存，在對一次高速緩存、二次高速緩存未命中的情況下，也可以檢索向NAND快閃記憶體31存儲的L2P主體32。還有，第3實施方式中，由於在主存儲器33上設置了存儲器系統40的存儲控制器48使用的作業區域33c，所以能降低用於在存儲器系統40側的作業區域的緩衝的容量及專用面積。如以上說明，在第3實施方式中，不會增大主機30和存儲器系統40間的接口帶寬，可使存儲器系統40的緩衝存儲器46的容量降低。儘管說明了本發明的幾個實施方式，但是，這些實施方式僅作為例子示出，不意圖限定發明的範圍。這些新的實施方式可通過其他的各種方式來實施，在不越出發明的主旨的範圍，能進行各種的省略、調換、變更。這些實施方式及其變形包含於發明的範圍、要旨中，並且包含於權利要求的範圍記載的發明及其均等的範圍內。
權利要求
1.一種信息處理裝置，其特徵在於，上述信息處理裝置包括主機裝置和半導體存儲裝置， 上述主機裝置包括主存儲器； 上述半導體存儲裝置包括 存儲第I地址變換信息及數據的非易失性半導體存儲器； 存儲作為上述第I地址變換信息的一部分的第2地址變換信息的存儲部；和 參照上述第2地址變換信息對上述非易失性半導體存儲器進行訪問的控制部， 作為上述第I地址變換信息的一部分或全部的第3地址變換信息存儲於上述主存儲器上，上述控制部對上述非易失性半導體存儲器進行訪問時，在上述第2地址變換信息中未存儲參照對象的地址變換信息的情況下，上述控制部使用上述第3地址變換信息。
2.如權利要求I所述的信息處理裝置，其特徵在於，上述控制部，在使用上述第3地址變換信息的情況下，參照從上述第3地址變換信息向上述第2地址變換信息傳送的參照對象的地址變換信息。
3.如權利要求2所述的信息處理裝置，其特徵在於，上述半導體存儲裝置還包括DMA控制器； 上述DMA控制器從上述第3地址變換信息向上述第2地址變換信息傳送地址變換信肩、O
4.如權利要求I所述的信息處理裝置，其特徵在於，上述主機裝置，確保在上述主機裝置的啟動時上述主存儲器上的區域，讀出在上述非易失性半導體存儲器存儲的第I地址變換信息的一部分或全部，並在該區域作為上述第3地址變換信息來存儲。
5.如權利要求I所述的信息處理裝置，其特徵在於，上述控制部，在上述第2地址變換信息中未存儲參照對象的地址變換信息的情況下，對上述主機裝置進行中斷，從在上述主機裝置的上述主存儲器存儲的上述第3地址變換信息取得參照對象的地址變換信息。
6.如權利要求I所述的信息處理裝置，其特徵在於，上述主機裝置，在由上述控制部參照的地址變換信息未存儲於上述主存儲器上的情況下，從在上述非易失性半導體存儲器存儲的第I非易失性半導體存儲器取得。
7.一種半導體存儲裝置，其特徵在於，包括 存儲第I地址變換信息及數據的非易失性半導體存儲器； 存儲作為上述第I地址變換信息的一部分的第2地址變換信息的存儲部；和 參照上述第2地址變換信息對上述非易失性半導體存儲器進行訪問的控制部， 上述控制部對上述非易失性半導體存儲器進行訪問時，在上述第2地址變換信息中未存儲參照對象的地址變換信息的情況下，上述控制部參照從半導體存儲裝置的外部取得的參照對象的地址變換信息，對上述非易失性半導體存儲器進行訪問。
8.如權利要求7所述的半導體存儲裝置，還包括DMA控制器； 上述DMA控制器從半導體存儲裝置的外部取得參照對象的地址變換信息。
9.一種信息處理裝置，其特徵在於，上述信息處理裝置包括主機裝置和半導體存儲裝置， 上述主機裝置包括主存儲器；和 第I控制部，將對上述半導體存儲裝置的寫請求分離成寫命令和與上述寫命令相對應的寫數據，向上述半導體存儲裝置輸出寫命令，將寫數據存儲於上述主存儲器； 上述半導體存儲裝置包括 非易失性半導體存儲器；和 第2控制部，接收從上述主機裝置傳送的上述寫命令，在上述寫命令的執行時，從上述主存儲器取得與上述寫命令相對應的寫數據，向上述非易失性半導體存儲器寫入。
10.如權利要求9所述的信息處理裝置，其特徵在於， 在上述非易失性半導體存儲器中存儲第I地址變換信息， 在上述主存儲器中存儲作為上述第I地址變換信息的一部分或全部的第2地址變換信息， 上述第2控制部在上述寫命令的執行時使用在上述主存儲器保持的地址變換信息，將上述寫命令中包括的邏輯地址變換為物理地址。
11.如權利要求10所述的信息處理裝置，其特徵在於，上述第2控制部接收從上述主機裝置傳送的讀命令，在上述讀命令的執行時，使用在上述主存儲器存儲的第2地址變換信息，將上述讀命令中包括的邏輯地址變換為物理地址。
12.如權利要求9所述的信息處理裝置，其特徵在於，上述第2控制部，在上述寫命令執行時，將上述主存儲器作為作業區域使用。
13.如權利要求10所述的信息處理裝置，其特徵在於， 上述半導體存儲裝置包括緩衝存儲器， 在上述緩衝存儲器中，存儲在上述主存儲器存儲的第2地址變換信息的標籤信息，上述第2控制部通過參照上述標籤信息判別在上述第2地址變換信息中是否存儲有參照對象的地址變換信息。
14.一種半導體存儲裝置的控制方法，其特徵在於，上述半導體存儲裝置包括非易失性半導體存儲器，上述半導體存儲裝置的控制方法包括 用命令隊列管理從半導體存儲裝置的外部接收的寫命令； 在上述寫命令的執行時，從上述半導體存儲裝置的外部取得與上述寫命令相對應的寫數據；和 將上述寫數據存儲於上述非易失性半導體存儲器。
15.如權利要求14所述的半導體存儲裝置的控制方法，其特徵在於， 向上述半導體存儲裝置的外部輸出在上述非易失性半導體存儲器中存儲的地址變換信息的一部分或全部， 在上述寫命令的執行時，參照在上述半導體存儲裝置的外部配置的地址變換信息，將上述寫命令中包括的邏輯地址變換為物理地址。
16.如權利要求15所述的半導體存儲裝置的控制方法，其特徵在於， 將向上述半導體存儲裝置的外部輸出的地址變換信息作為標籤信息來管理； 通過參照上述標籤信息，判斷在上述半導體存儲裝置的外部是否存儲有參照對象的地址變換信息。
全文摘要
本發明的實施方式的信息處理裝置包括主機裝置和半導體存儲裝置。上述主機裝置包括主存儲器。上述半導體存儲裝置包括非易失性半導體存儲器、存儲部和控制部。上述非易失性半導體存儲器存儲第1邏輯物理變換表及數據。上述存儲部存儲作為上述第1邏輯物理變換表的一部分的第2邏輯物理變換表。上述控制部參照上述第2邏輯物理變換表對上述非易失性半導體存儲器進行訪問。在上述主存儲器上複製上述第1邏輯物理變換表的至少一部分。在上述第2邏輯物理變換表未登記通過上述控制部訪問的邏輯地址或物理地址的情況下，將上述主存儲器上的第3邏輯物理變換表的一部分複製到上述第2邏輯物理變換表。
文檔編號G06F3/06GK102915208SQ20121027262
公開日2013年2月6日 申請日期2012年8月1日 優先權日2011年8月1日
發明者國松敦, 前田賢一 申請人:株式會社 東芝