一種待機狀態模式下的喚醒電路的製作方法
2024-03-07 03:28:15
本發明屬於喚醒電路，具體涉及一種待機狀態模式下的喚醒電路。
技術背景
現有待機狀態模式下的喚醒電路，當晶片處於待機狀態時，為了節約功耗，可以關閉其中部分電路，當退出待機狀態後，關閉的那部分電路就正常工作。一般使用比較器來判斷電平高低來決定是否喚醒待機狀態，其實現方法如圖1所示。圖中cc為待檢測電壓，基準電壓vref為比較器的參考電壓，偏置電流ib為比較器的工作電流，使能信號en用來開關比較器,根據比較器輸出電平wakeup的高低來決定是否喚醒待機狀態。現有的喚醒電路存在待機狀態下功率偏高的問題。分析其原因：一是待機狀態下，比較器工作本身存在功耗；二是在待機狀態下，為了讓比較器能工作，參考電壓vref的獲得離不開帶隙電路工作，偏置電流ib的獲得需要偏置電路工作。
技術實現要素：
本發明的目的在於提供一種可減小待機功率的待機狀態模式下的喚醒電路。
實現本發明目的採用的技術方案如下：
本發明提供的待機狀態模式下的喚醒電路，包括電壓檢測點、與所述電壓檢測點連接的第一、第二和第三支路，所述第一支路包括依次連接的第一非門、第一d觸發器、第一非門，所述第二支路包括依次連接的或門、第二d觸發器、第三非門，所述第三支路包括依次連接的電阻和nmos開關管。
還包括增加的電壓檢測點和與之相對應增加且連接的第一與非門、或門的輸入端和第三支路。
本發明的有益效果
本發明與現有待機狀態喚醒電路相比，有以下幾點區別：
1、本發明電路只在喚醒待機狀態時產生功耗，非常小，可以忽略。傳統喚醒電路，在待機狀態下工作的比較器本身有功耗。
2、本發明電路在待機狀態時不需要別的電路支持。傳統喚醒電路，需要帶隙電路和偏置電流電路支持比較器在待機狀態下工作，這樣就增加了待機狀態下帶隙電路和偏置電流電路的功耗。
這樣帶來的效果是待機狀態下的功耗小了。本發明的待機狀態喚醒電路在實現喚醒待機狀態的同時，最大限度地減少了待機狀態下的功耗。
下面結合附圖進一步說明本發明的技術方案。
附圖說明
圖1是傳統的待機狀態喚醒電路圖。
圖2是本發明的電路圖。
圖3包含本發明電路的兩種工作模式電路連接圖。
圖4是本發明喚醒後cc電壓為中間值的待機狀態喚醒電路圖。
圖5是本發明喚醒後cc電壓為中間值的兩種工作模式電路連接圖。
圖6是本發明的單輸入待機狀態喚醒電路圖。
具體實施方式
見圖2，本發明的待機狀態模式下的喚醒電路，包括電壓檢測點cc1和cc2、d觸發器i20和i17、與非門i0、或門i3、非門i1和i2、nmos開關管m0和m1、電阻r0——r5；其中檢測點cc1接電阻r0、r3、r4的並聯端,檢測點cc2連接電阻r1、r2、r5的並聯端,電阻r0、r3、r4的另一端分別接與非門i0的輸入端in1、或門i3的的輸入端in2、nmos開關管m0的漏端，電阻r1、r2、r5的另一端分別接與非門i0的輸入端in2、或門i3的輸入端in1、nmos開關管m1的漏端，nmos開關管m0、m1的柵極接同一個控制信號rd_en；使能信號en分別接非門i1、i2的輸入端in和d觸發器i20與i17的輸入端set；d觸發器i20的輸入端d接非門i0的輸出端，其輸入端clk接非門i1的輸出端；d觸發器i17的輸入端d接或門i3的輸出端，其輸入端clk接非門i2的輸出端；d觸發器i20、i17的輸出端q分別作為喚醒信號輸出wakeup1與wakeup2。
兩個電壓檢測點cc1、cc2的性能一樣，當處於待機狀態的兩個晶片chip1、chip2通過各自的檢測點cc1連接時，如圖4所示，設置它們的工作模式不一樣，假設此時晶片chip1工作於模式一，晶片chip2工作於模式二，這點決定了nmos開關管是否打開，工作於模式一的晶片chip1上nmos開關管m0、m1不導通，即m0、m1一直關閉，同時晶片chip1在該模式的待機狀態下cc1,cc2檢測點電壓為高；工作於模式二的晶片chip2在待機狀態下檢測點cc1,cc2不帶電，nmos開關管m2或m3在晶片chip2待機狀態被喚醒後導通，即喚醒後m2或m3導通。
晶片chip1工作於模式一時在待機狀態下通過wakeup1喚醒，晶片chip2工作於模式二時在待機狀態下通過喚醒信號輸出wakeup2喚醒。
待機狀態下，晶片chip2通過檢測點cc1與晶片chip1的檢測點cc1連接上（參見圖3）。對晶片chip2來說，連接之前檢測點cc1不帶電，連接後檢測點cc1為高，那麼喚醒信號輸出wakeup2為高，晶片chip2被喚醒，退出待機狀態，並且控制信號rd_en由低變高，即晶片chip2在被喚醒後nmos開關管m2打開，則電阻r10導通，檢測點cc1電壓由高變低，en由低變高，鎖定喚醒信號輸出wakeup2信號。檢測點cc1由高變低後，晶片chip1的喚醒信號輸出wakeup1信號變為高，被喚醒，退出待機模式，en由低變高，鎖定喚醒信號輸出wakeup1信號。這樣，處於待機狀態的模式一與模式二的晶片chip1、chip2對接後，都被喚醒。
使用中，如果待機狀態喚醒後，檢測點cc電壓處於高低電平之間的中間值，那麼後面與檢測點cc連接的與非門以及或門電路的輸入會出現中間值，這樣會引起漏電，所以喚醒後就需要關閉圖2中以檢測點cc作輸入的與非門i0以及或門i3的電源，如圖4所示。圖4中檢測點cc1接電阻r0、r3、r4的並聯端,檢測點cc2連接電阻r1、r2、r5的並聯端,電阻r0、r3、r4的另一端分別接與非門i0的輸入端in1、或門i3的的輸入端in2、nmos開關管m0的漏端，電阻r1、r2、r5的另一端分別接與非門i0的輸入端in2、或門i3的輸入端in1、nmos開關管m1的漏端，nmos開關管m0、m1的柵極接同一個控制信號rd_en；使能信號en分別接非門i1、i2、i6的輸入端in、或門i4的一個輸入端in1、pmos管m2、m3的柵極和d觸發器i20與i17的輸入端set；非門i0的輸出端接或門i4的一個輸入端in2，非門i0的電源端接pmos管m2的漏端；或門i3的輸出端接與門i5的一個輸入端in2，或門i3的電源端接pmos管m3的漏端；非門i6的輸出端接與門i5的另一個輸入端in1；d觸發器i20的輸入端d接或門i4的輸出端，其輸入端clk接非門i1的輸出端；d觸發器i17的輸入端d接i5的輸出端，其輸入端clk接非門i2的輸出端；d觸發器i20、i17的輸出端q分別作為喚醒信號輸出wakeup1與wakeup2。
當在充電晶片中使用時，工作為dfp(downstreamfacingport)與ufp(upstreamfacingport)兩種模式的晶片chip1、chip2通過各自的檢測點cc1相連接，如圖5所示。此時晶片chip1工作於dfp模式，晶片chip2工作於ufp模式，工作於dfp模式的晶片chip1的nmos開關管m0、m1不打開，即m0、m1一直關閉，同時晶片chip1在待機狀態下檢測點cc1、cc2電壓為高；工作於ufp模式的晶片chip2在待機狀態下檢測點cc1、cc2不帶電，其上的nmos開關管m14、m15在晶片chip2待機狀態被喚醒後打開，即喚醒後m14、m15打開。
工作於dfp模式的晶片chip1在待機狀態下通過喚醒信號輸出wakeup1喚醒，工作於ufp模式的晶片chip2在待機狀態下通過喚醒信號輸出wakeup2喚醒。
待機狀態下，ufp模式的晶片chip2通過檢測點cc1與dfp模式的晶片chip1如圖5連接。對晶片chip2來說，連接之前檢測點cc1不帶電，連接後檢測點cc1為高，那麼連接後喚醒信號輸出wakeup2為高，晶片chip2被喚醒，退出待機模式，並且控制信號rd_en由低變高，即晶片chip2在被喚醒後nmos開關管m6打開，則電阻r15導通，檢測點cc1電壓由高變低，使能信號en由低變高，鎖定喚醒信號輸出wakeup2信號。檢測點cc1由高變低後，dfp模式晶片chip1的喚醒信號輸出wakeup1信號變為高，chip1被喚醒，退出待機模式，使能信號en由低變高，鎖定喚醒信號輸出wakeup1信號。這樣，處於待機狀態的晶片chip1與晶片chip2對接後，都被喚醒。
喚醒後，圖5中dfp工作模式的晶片chip1與ufp工作模式的晶片chip2，其使能信號en信號由待機狀態的低電平變為喚醒後的高電平，關閉了其中以檢測點cc做輸入的與非門i0與i7以及或門i3與i10的電源，這樣當它們工作時，檢測點cc電壓處於中間值也不會引起i0，i7，與i3,i10的漏電。圖5上的與門i5、i12以及或門i4、i11也是為了保證d觸發器的d輸入端避免出現中間值引起漏電。
本發明也可根據需要設一個或兩個以上的同樣性能的檢測點，只需增加的檢測點連接到與非門i0以及或門i3分別增加的同樣數量輸入端，並增加同樣數量的nmos開關管以及開關管上的電阻，將增加的檢測點連接到該增加的電阻即可。
如果檢測點為一個檢測點cc2，則如圖6所示。檢測點cc2連接電阻r1、r2、r5的並聯端，電阻r1、r2、r5的另一端分別接非門i5的輸入端in、d觸發器i17的輸入端d、nmos開關管m1的漏端，nmos開關管m1的柵極接一個控制信號rd_en，使能信號en分別接非門i1與i2的輸入端in和d觸發器i20與i17的輸入端set；d觸發器i20的輸入端d接非門i5的輸出端，其輸入端clk接非門i1的輸出端；d觸發器i17的輸入端clk接非門i2的輸出端；d觸發器i20和i17的輸出端q作為喚醒信號輸出wakeup1與wakeup2。