自對準柵極邊緣和局部互連件及其製造方法與流程

2023-11-10 10:41:58

本發明的實施例屬於半導體器件和處理的領域，具體而言，屬於自對準柵極邊緣和局部互連結構以及製造自對準柵極邊緣和局部互連結構的方法的領域。

背景技術：

過去幾十年中，集成電路中部件的規模縮小是日益增長的半導體工業背後的驅動力。到越來越小的部件的規模縮小實現了功能單元在半導體晶片的有限基板面上增大的密度。例如，縮小電晶體尺寸允許在晶片上包含增大數量的存儲器或邏輯器件，導致製造出具有增大容量的產品。然而，對於更大容量的推動並非沒有問題。優化每一個器件的性能的必要性變得日益顯著。

在集成電路器件的製造中，隨著器件尺寸持續縮小，諸如三柵極電晶體之類的多柵極電晶體已經變得更為普遍。在傳統工藝中，通常在體矽襯底或者絕緣體上矽襯底上製造三柵極電晶體。在一些示例中，由於體矽襯底的較低成本並且因為它們能夠實現複雜程度較低的三柵極製造工藝，所以優選體矽襯底。

然而，多柵極電晶體規模縮小並非沒有後果。隨著微電子電路的這些基本構建塊的尺寸減小，且隨著在給定區域中製造的基本構建塊的絕對數量增大，對用於對這些構造塊進行圖案化的光刻工藝的約束已經變得巨大。具體而言，在被圖案化在半導體堆疊體中的部件的最小尺寸(臨界尺寸)與這些部件之間的間隔之間可能存在折衷。

附圖說明

圖1示出了包括容納有端部間間隔的基於鰭部的半導體器件的布局的平面圖。

圖2A-2D示出了傳統finFET(鰭式場效應電晶體)或三柵極工藝製造方案中重要的工藝操作的橫截面視圖。

圖3A-3D示出了根據本發明實施例的在用於finFET或三柵極器件的自對準柵極邊緣工藝製造方案中重要的工藝操作的橫截面視圖。

圖4A-4G示出了根據本發明另一個實施例的在用於finFET或三柵極器件的另一個自對準柵極邊緣工藝製造方案中的工藝操作的橫截面視圖及相應的俯視圖。

圖5A示出了根據本發明一個實施例的具有自對準柵極/溝槽接觸部端蓋(endcap)(SAGE)的半導體器件的部分的橫截面視圖，該自對準柵極/溝槽接觸部端蓋(SAGE)具有間距分割圖案化局部互連件(LI)。

圖5B示出了根據本發明另一個實施例的具有自對準柵極/溝槽接觸部端蓋(SAGE)的半導體器件的部分的橫截面視圖，該自對準柵極/溝槽接觸部端蓋(SAGE)具有自對準局部互連件(SAGELI)。

圖6A-6H示出了根據本發明實施例的在自對準柵極端蓋的製造中的多個操作的傾斜的三維橫截面視圖。

圖7A-7D示出了根據本發明實施例的用於為局部互連件製造提供基礎的多個結構選擇的傾斜的三維橫截面視圖。

圖8A示出了根據本發明實施例的具有自對準柵極邊緣隔離件的非平面半導體器件的橫截面視圖。

圖8B示出了根據本發明實施例的沿圖8A的半導體器件的a-a』軸截取的平面圖。

圖9示出了根據本發明的一個實施方式的計算設備。

具體實施方式

描述了自對準柵極邊緣和局部互連結構以及製造自對準柵極邊緣和局部互連結構的方法。在以下說明中，為了充分理解本發明的實施例，闡述了諸如具體集成和材料狀況之類的很多具體細節。對於本領域技術人員顯而易見的是，可以在沒有這些具體細節的情況下實施本發明的實施例。在其它示例中，未詳細描述諸如集成電路設計布局之類的公知特徵，以免不必要地使本發明的實施例難以理解。此外，應當理解的是，附圖中所示的 各個實施例是例示性表示，而不一定按比例繪製。

本發明的一個或多個實施例針對半導體結構或器件，其具有半導體結構或器件的柵極電極的一個或多個柵極邊緣結構(例如，作為柵極隔離區)。一個或多個實施例針對用於這種柵極電極結構的局部互連件的製造。另外，還描述了以自對準方式製造柵極邊緣隔離結構的方法，和/或製造局部互連件的方法。在一個或多個實施例中，製造自對準柵極邊緣結構和/或局部互連件，以用於基於互補金屬氧化物半導體(CMOS)器件的邏輯電晶體。

為了提供上下文信息，柵極端蓋和溝槽接觸部(TCN)端蓋區的尺寸縮小對於提高電晶體布局面積和密度具有重要貢獻。柵極和TCN端蓋區指的是半導體器件的擴散區/鰭部的柵極和TCN重疊。作為示例，圖1示出了包括容納有端部間間隔的基於鰭部的半導體器件的布局100的平面圖。參考圖1，第一半導體器件102和第二半導體器件104分別基於半導體鰭部106和108。每一個器件102和104都分別具有柵極電極110或112。另外，每一個器件102和104都分別具有溝槽接觸部(TCN)114和116，其分別在鰭部106和108的源極區和漏極區。柵極電極110和112和TCN 114和116各具有端蓋區，其分別位於相應的鰭部106和108之外。

再次參考圖1，典型地，柵極和TCN端蓋尺寸必須包括對掩模配準誤差的容限，以確保對於最差情況掩膜失配準的魯棒的電晶體操作，從而留下端部間間隔118。因而，對於提高電晶體布局密度關鍵的另一個重要設計規則是在彼此面對的兩個相鄰端蓋之間的間隔。然而，參數「2*端蓋+端部間間隔」變得越來越難以使用光刻圖案化而縮小，以滿足對於新技術的規模縮小要求。具體而言，允許掩模配準誤差所需要的額外端蓋長度由於在TCN和柵極電極之間較長的重疊長度而同樣增大了柵極電容值，從而增大了產品動態能量損耗並且降低了性能。先前的解決方案集中在提高配準預算及圖案化或解析度改進，以實現端蓋尺寸和端蓋間間隔兩者的縮小。

根據本發明的實施例，描述了一種方案，其提供了半導體鰭部的自對準柵極端蓋和TCN重疊，而無需考慮掩模配準。在一個這種實施例中，在確定柵極端蓋和接觸部重疊尺寸的半導體鰭部邊緣上製造可棄式間隔體。間隔體限定的端蓋工藝使得柵極和TCN端蓋區能夠自對準至半導體鰭部，因此無需額外的端蓋長度來考慮掩模失配準。此外，本文所述的方案在先 前所需階段無需進行光刻圖案化，因為柵極和TCN端蓋/重疊尺寸保持固定，從而改善(即，減小)在電氣參數方面的器件間變化性。

為了提供並列的比較，圖2A-2D示出了傳統finFET或三柵極工藝製造方案中重要的工藝操作的橫截面視圖，而圖3A-3D示出了根據本發明的實施例的在用於finFET或三柵極器件的自對準柵極邊緣工藝製造方案中重要的工藝操作的橫截面視圖。

參考圖2A和3A，諸如體單晶矽襯底之類的體半導體襯底200或300被提供為分別具有被蝕刻於其中的鰭部202或302。在實施例中，鰭部直接在體襯底200或300中形成，因而，形成為與體襯底200或300連續。將意識到，在襯底200或300內，可以在鰭部之間形成淺溝槽隔離結構。參考圖3A，在進行圖案化以形成鰭部302之後，諸如氮化矽硬掩模層之類的硬掩模層304以及諸如二氧化矽層之類的襯墊氧化物層306依然在鰭部302上方。相對照地，參考圖2A，這種硬掩模層和襯墊氧化物層已經被去除。

參考圖2B，在半導體鰭部202露出的表面上形成虛設(dummy)或永久柵極電介質層210，在生成的結構上形成虛設柵極層212。相對照地，參考圖3B，在半導體鰭部302露出的表面上形成虛設或永久柵極電介質層310，並且相鄰於生成的結構而形成虛設間隔體312。

參考圖2C，執行柵極端蓋切割圖案化，在生成的圖案化虛設柵極端部216處形成隔離區214。在傳統工藝方案中，必須製造較大的柵極端蓋以允許柵極掩模失配準，如由箭頭區域218所示的。相對照地，參考圖3C，通過在圖3B的結構上提供隔離層，例如通過沉積和平坦化，來形成自對準隔離區314。在一個這種實施例中，自對準柵極端蓋工藝無需用於掩模配準的額外空間，如在圖2C和3C中所比較的。

參考圖2D，由永久柵極電極替代圖2C的虛設柵極電極212。在使用虛設柵極電介質層的情況下，在這個工藝中也可以由永久柵極電介質層來替代虛設柵極電介質層。在所示的具體示例中，執行雙金屬柵極替代工藝以在第一半導體鰭部202A之上提供N型柵極電極220，並且在第二半導體鰭部202B之上提供P型柵極電極222。N型柵極電極220和P型柵極電極222形成於柵極邊緣隔離結構214之間，但在它們交會處形成P/N結224。取決於失配準，P/N結224的準確位置可以變化，如箭頭區域226所示的。

相對照地，參考圖3D，硬掩模層304和襯墊氧化物層306被去除，以永久柵極電極替代圖3C的虛設間隔體314。在使用虛設柵極電介質層的情況下，在這個工藝中也可以由永久柵極電介質層來替代這個虛設柵極電介質層。在所示的具體示例中，執行雙金屬柵極替代工藝以在第一半導體鰭部302A之上提供N型柵極電極320，並且在第二半導體鰭部302B之上提供P型柵極電極322。N型柵極電極320和P型柵極電極322形成於柵極邊緣隔離結構314之間，並且也被柵極邊緣隔離結構314分隔開。

再次參考圖2D，可以製造局部互連件240以接觸N型柵極電極220和P型柵極電極222，以在P/N結224周圍提供導電路徑。同樣地，參考圖3D，可以製造局部互連件340以接觸N型柵極電極320和P型柵極電極322，以在其之間的居間隔離結構314之上提供導電路徑。參考圖2D和3D兩者，可以在局部互連件240或340上分別形成硬掩模242或342。

在另一個方面，貫穿虛設間隔體和自對準柵極邊緣隔離結構製造工藝發現，硬掩模和襯墊氧化物層可以不保持在上方被圖案化。因而，可能需要以另一種方式來使相對於虛設間隔體的高度的半導體鰭部的高度不同。作為示例，圖4A-4G示出了根據本發明另一個實施例的在用於finFET或三柵極器件的另一自對準柵極邊緣工藝製造方案中的工藝操作的橫截面視圖及相應的俯視圖。

參考圖4A，諸如體單晶矽襯底之類的體半導體襯底400被提供具有被蝕刻在其中的鰭部402。在實施例中，鰭部402直接形成於體襯底400中，因而形成為與體襯底400連續。將意識到，在襯底400內，可以在鰭部之間形成淺溝槽隔離結構。在一個實施例中，如圖4A所示的，去除了來自於對鰭部402圖案化的人工產物，例如硬掩模層和襯墊氧化物層。

參考圖4B，沿鰭部402的側壁形成虛設間隔體404。在實施例中，通過最終露出鰭部402的頂部表面的沉積和蝕刻工藝形成虛設間隔體404。將意識到，在形成虛設間隔體404之前，例如可以通過虛設柵極電介質層的生長或沉積來使鰭部402鈍化。在一個實施例中，鰭部402是由二氧化矽層鈍化的矽鰭部，由氮化矽或類似的材料製造虛設間隔體。然而，在另一個實施例中，在這個階段不使鰭部402鈍化。

參考圖4C，在圖4B的結構的開口區域中形成隔離結構406。在實施例 中，通過將電介質膜沉積在圖4B的結構之上並且隨後使該電介質膜平坦化(例如，通過化學機械拋光)來形成隔離區406。在特定實施例中，隔離結構由例如，但不限於，氧化矽、氮化矽、碳化矽或其組合之類的材料組成。

參考圖4D，使得鰭部402相對於隔離結構406的高度且相對於虛設間隔體404的高度凹陷。在實施例中，通過採用選擇性蝕刻工藝來執行凹陷。在一個這種實施例中，在鰭部402的凹陷之前或期間去除首先在鰭部402上形成的鈍化層。

參考圖4E，從圖4D的結構去除虛設間隔體404。在實施例中，通過採用選擇性蝕刻工藝來執行該去除。在一個這種實施例中，隔離結構406由氧化矽組成，鰭部402由矽組成，選擇性去除的虛設間隔體由氮化矽組成。

參考圖4F，在虛設間隔體404被去除的位置處且沿著凹陷鰭部402的頂部表面形成柵極電極堆疊體408。在實施例中，柵極電極堆疊體408包括諸如高-k柵極電介質層之類的共形柵極電介質層410以及金屬柵極電極412。沿圖4F的俯視圖的a-a』軸截取圖4F的橫截面視圖。然而，將理解的是，略微更深入到結構中而截俯視圖，以便示出整個鰭部402。實際上，在俯視圖中金屬柵極材料412覆蓋鰭部402。

參考圖4G，相鄰於柵極電極堆疊體408且沿凹陷的鰭部402的頂部表面形成溝槽接觸部414。在實施例中，溝槽接觸部414用於接觸鰭部402內的源極區和漏極區，且通過電介質間隔體416而與柵極電極堆疊體408分隔開。沿圖4G的俯視圖的b-b』軸截取圖4G的橫截面視圖。然而，將理解的是，略微更深入到結構中而截俯視圖，以便示出整個鰭部402。實際上，在俯視圖中溝槽接觸部414覆蓋鰭部402。

在另一個方面，再次參考圖3D，在實施例中，以上方案中的一個或多個需要在柵極和溝槽接觸部(TCN)之上的額外的局部互連層(LI)，以連接相鄰的柵極和TCN電極。在一個這種實施例中，在不產生接觸部到柵極(CTG)短路的情況下，這個局部互連必須與柵極和TCN重疊。因而，局部互連的製造需要以具有良好CTG短路裕量的1/2柵極間距對線進行圖案化，同時保持魯棒的LI至TCN接觸。因此，在LI與柵極或TCN之間的對準是另一個難的圖案化問題。因而，根據本發明的實施例，為了解決以上難題，提供了一種用於局部互連線的製造方案，該局部互連線自對準至柵 極和TCN，而無需考慮掩模配準。該方案包括沿較高堆疊體製造間隔體，該堆疊體包括虛設柵極和硬掩模，且在自對準的柵極端蓋之上延伸。在一個這種實施例中，間隔體充當將柵極與接觸部分隔開的連續的自對準壁。具有相反蝕刻特性的兩種附加的電介質材料可以用作硬掩模，以允許為柵極-LI(LIG)和TCN-LI(LIT)選擇性地打開一區域。

作為示例，圖5A示出了根據本發明一個實施例的具有自對準柵極/溝槽接觸部端蓋(SAGE)的半導體器件的部分的橫截面視圖，該自對準柵極/溝槽接觸部端蓋(SAGE)具有間距分割圖案化局部互連件(LI)。相對照地，圖5B示出了根據本發明另一個實施例的具有自對準柵極/溝槽接觸部端蓋(SAGE)的半導體器件的部分的橫截面視圖，該自對準柵極/溝槽接觸部端蓋(SAGE)具有自對準局部互連件(SAGELI)。

參考圖5A，半導體器件500A包括半導體鰭部502。多個短自對準隔離結構504將交替的柵極506和溝槽接觸部508區域分隔開。上部隔離結構510將交替的溝槽接觸部局部互連件512與柵極局部互連件514分隔開。通過間距分割圖案化來形成溝槽接觸部局部互連件512和柵極局部互連件514，以容納失配準，如圖5A所示的。將意識到，電介質帽狀件(cap)可以形成於溝槽接觸部局部互連件512和柵極局部互連件514上，同樣如圖5A所示的。

參考圖5B，半導體器件500B包括半導體鰭部552。多個高自對準隔離結構554將交替的柵極556與溝槽接觸部558區域分隔開。相同的隔離結構554還將交替的溝槽接觸部局部互連件562與柵極局部互連件564分隔開。形成溝槽接觸部局部互連件512和柵極局部互連件514，而不採用在圖5A的情況下所需要的額外的光刻操作。將意識到，電介質帽狀件可以形成於溝槽接觸部局部互連件562和柵極局部互連件564上，如圖5B所示的。還將意識到，在實施例中，在不同的時間製造溝槽接觸部局部互連件512和柵極局部互連件514，用於形成其每一個的工藝利用在以溝槽接觸部局部互連件512和柵極局部互連件514的實際永久材料進行替代之前將插塞/硬掩模層用作佔位件。此外，儘管圖5B中的所有位置都顯示為具有柵極局部互連件或溝槽接觸部局部互連件，但不必選擇全部位置用於局部互連。在未被選擇的位置中可以保留電介質插塞或硬掩模(即，在某些位置未被選 擇用於去除)。

作為示例性方案，圖6A-6H示出了根據本發明實施例的在自對準柵極端蓋的製造中的多個操作的傾斜的三維橫截面視圖。圖7A-7D示出了根據本發明實施例的用於為局部互連件製造提供基礎的多個結構選擇的傾斜的三維橫截面視圖。

參考圖6A，通過對諸如單晶矽襯底之類的襯底600進行圖案化來形成多個半導體鰭部602，該圖案化可以包括間距減半或間距減為四分之一的圖案化。此外，在對鰭部602進行圖案化的過程中，對鈍化層604、虛設柵極層606(例如，多晶矽層)和硬掩模層608進行圖案化。

參考圖6B，在圖6A的結構上形成淺溝槽隔離(STI)層610。在實施例中，STI層610包括二氧化矽層，並且通過化學氣相沉積(CVD)以及隨後的化學機械平坦化(CMP)而形成。在一個實施例中，STI結構包括內襯電介質層612，如圖6B所示的。

參考圖6C，使得圖6B的STI層610凹陷以形成STI結構614(其可以包括內襯電介質層)，並且虛設柵極電介質層616形成於生成的結構上。在一個這種實施例中，通過沉積來形成虛設柵極電介質層616，並進一步被沉積在STI結構614上，如所示的。此外，可以去除硬掩模層608，同樣如所示的。

參考圖6D，沿圖6C的結構的突出部分的側壁形成間隔體618。在實施例中，通過沉積及隨後的各向異性蝕刻工藝形成間隔體618。在一個這種實施例中，間隔體由沉積的多晶矽組成。取決於在某些鰭部602之間的間隔，一些間隔體618與所有其它間隔體分立開，而一些間隔體與另一個間隔體相連。作為示例，部分620A具有分立的間隔體618A，而部分620B包括一對連續的間隔體618B。因而，共同參考圖6A-6D，通過標準間距分割鰭部圖案化工藝對finFET「帽」和虛設柵極多晶矽進行圖案化，並且在圖案化的鰭部-多晶矽柱的兩側上產生間隔體。

參考圖6E，利用電介質材料層622填充在圖6D的間隔體618之間的間隙，以產生電晶體隔離。在實施例中，電介質材料由氮化矽材料組成。

參考圖6F，(例如，通過CMP)使電介質材料層622平坦化，以露出虛設柵極層606和相應的間隔體618。在實施例中，虛設柵極層606和相應 的間隔體618兩者都由多晶矽組成。該工藝形成自對準的端蓋隔離壁624。

參考圖6G，在圖6H的結構上沉積第二虛設層和硬掩模堆疊體或僅一個高的硬掩模，並且利用間距分割柵極圖案化來對其進行圖案化(兩種情況被示為圖6G中的物項626)。在實施例中，在使用虛設層和硬掩模堆疊體的情況下，虛設層由多晶矽組成。

參考圖6H，執行對於硬掩模層626、隔離壁624和finFET「帽」616(例如，從虛設柵極電介質層保留的)有選擇性的各向異性蝕刻，以在圖案化的線與生成的端蓋隔離籠(cage)628之間提供直輪廓。儘管未示出，但在柵極間隔體形成、N型或P型源極漏極形成以及柵極電極替代(例如，以高-k/金屬柵極)之後，可以在端蓋隔離籠628中形成導電材料以提供溝槽接觸部。在隔離壁足夠高的情況下，可以製造自對準的局部互連線，以下結合圖7C和7D來說明其示例。

為了提供初始比較，圖7A示出了無自對準柵極邊緣隔離件的基礎結構700A的傾斜的三維橫截面視圖。參考圖7A，多個鰭部702A具有虛設柵極層704A以及被圖案化在其上的相應硬掩模706A。在隨後的局部互連件的製造中，必須採用間距分割的圖案化方案。

圖7B示出了具有自對準柵極邊緣隔離件的基礎結構700B的傾斜的三維橫截面視圖。參考圖7B，多個鰭部702B具有虛設柵極層704B以及被圖案化在其上的相應硬掩模706B。在鰭部702B的各分組之間形成自對準柵極邊緣隔離結構708B。然而，相比於自對準柵極邊緣隔離結構708B，硬掩模706B較短。因而，在隨後的局部互連件的製造中，必須採用間距分割的圖案化方案。

圖7C示出了具有自對準柵極邊緣隔離件的基礎結構700C的傾斜的三維橫截面視圖。參考圖7C，多個鰭部702C具有虛設柵極層704C、相應的第二虛設層705C以及被圖案化在其上的相應硬掩模706C。在鰭部702C的各分組之間形成自對準柵極邊緣隔離結構708C。相比於自對準柵極邊緣隔離結構708C，硬掩模706C連同第二虛設層705C一起的高度相對較高。因而，在隨後的局部互連件的製造中，可以採用自對準局部互連件方案。

圖7D示出了具有自對準柵極邊緣隔離件的基礎結構700D的傾斜的三維橫截面視圖。參考圖7D，多個鰭部702D具有虛設柵極層704D以及被 圖案化在其上的相應的高的硬掩模706D。在鰭部702D的各分組之間形成自對準柵極邊緣隔離結構708D。相比於自對準柵極邊緣隔離結構708D，高的硬掩模706D的高度相對較高。因而，在隨後的局部互連件的製造中，可以採用自對準局部互連件方案。

更普遍地，本文所述的一個或多個實施例提供了用於縮小面積、減小電容和/或去除諸如柵極切割掩模之類的各種關鍵性前端掩模的手段。在一個這種實施例中，通過實施本文所述的一個或多個方案，最小電晶體的寬度可以減小高達30％。較小的電晶體尺寸減小了在柵極與TCN之間的電容以及其它寄生電容。無需額外的掩膜步驟來產生端蓋、接觸部和局部互連線，所以去除了在標準工藝中這種部件所需的許多掩膜。

具體而言，上述一個或多個實施例的關鍵特徵可以包括以下中的一個或多個：(1)柵極端蓋是從鰭部邊緣到隔離件邊緣的距離。這個距離由間隔體寬度限定，並且對於所有電晶體都是相同尺寸。無需光刻圖案化來限定端蓋，所以無需考慮端蓋中的掩膜配準。(2)鰭部的TCN重疊由間隔體寬度確定，並且也不受掩膜配準的影響。(3)通過利用電晶體隔離壁之上的柵極圖案化線，局部互連線自對準至柵極和TCN，形成可以每次一個選擇性地被打開的三個不同的硬掩模。實施例可以應用於7nm節點生成，例如，以提高電晶體布局密度和柵極電容(動態能量和性能改善)並且減小總掩膜數。

將意識到，可以以相同或相似的形式將由以上示例性處理方案產生的結構用於隨後的處理操作中，以完成器件製造，例如PMOS和NMOS器件製造。作為完成的器件的示例，圖8A和圖8B分別示出了根據本發明實施例的具有自對準柵極邊緣隔離件的非平面半導體器件的橫截面視圖和平面圖(沿橫截面視圖的a-a』軸截取的)，構造於結合圖3D所述的結構上。

參考圖8A，半導體結構或器件800包括由襯底802形成並且在隔離區806內的非平面有源區(例如，包括有突出鰭部部分804的鰭部結構和鰭部下區域805)。柵極結構808被布置在非平面有源區的突出部分804之上以及隔離區806的部分之上。如所示的，柵極結構808包括柵極電極850和柵極電介質層852。在一個實施例中，儘管未示出，柵極結構808還可以包括電介質帽狀件層。柵極結構808被自對準柵極邊緣隔離結構820分隔開。 局部互連件854耦合相鄰的柵極結構808。從這個透視圖還可以見到柵極接觸部814和上覆的柵極接觸部過孔816，連同上覆的金屬互連件860，它們全都被布置在層間電介質堆疊體或層870中。從圖8A的透視圖還見到，在一個實施例中，柵極接觸部814被布置在非平面有源區之上。在圖8A還示出，界面880存在於鰭部下區域805與突出的鰭部部分804的摻雜剖面之間，儘管其它實施例不包括在這些區域之間的摻雜剖面中的這樣的界面。

參考圖8B，柵極結構808顯示為被布置在突出的鰭部部分804之上，由自對準柵極邊緣隔離結構820隔離開。在這個透視圖中示出了突出的鰭部部分804的源極區804A和漏極區804B，儘管將理解，這些區域將與溝槽接觸結構重疊。在一個實施例中，源極區804A和漏極區804B是突出的鰭部部分804的原始材料的摻雜部分。在另一個實施例中，去除突出的鰭部部分804的材料，並且例如通過外延沉積用另一種半導體材料來替代。在任一情況下，源極區804A和漏極區804B都可以延伸到電介質層806的高度之下，即，延伸至鰭部下區域805中。

在實施例中，半導體結構或器件800是非平面器件，例如，但不限於，finFET或三柵極器件。在這個實施例中，相應的半導電溝道區由三維本體組成或形成於其中。在一個這種實施例中，柵極結構808圍繞三維本體的至少頂部表面和一對側壁。

襯底802可以由半導體材料組成，該半導體材料可以經受製造工藝，且電荷可以在其中遷移。在實施例中，襯底802是由摻雜有電荷載流子(例如，但不限於，磷、砷、硼或其組合)的晶體矽、矽/鍺或鍺層組成的體襯底，以形成有源區804。在一個實施例中，矽原子在體襯底802中的濃度大於97％。在另一個實施例中，體襯底802由生長在不同的晶體襯底上方的外延層組成，例如，生長在硼摻雜的體矽單晶襯底上方的矽外延層。體襯底802可以可替換地由III-V族材料組成。在實施例中，體襯底802由III-V族材料組成，例如，但不限於，氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵、或其組合。在一個實施例中，體襯底802由III-V族材料組成，並且電荷-載流子摻雜劑雜質原子是諸如但不限於碳、矽、鍺、氧、硫、硒或碲的原子。

隔離區806可以由適合於將永久柵極結構的部分與下層體襯底最終電 隔離或者有助於其隔離，或者隔離在下層體襯底內形成的有源區(例如，隔離鰭部有源區)的材料組成。例如，在一個實施例中，隔離區806由電介質材料組成，例如，但不限於，二氧化矽、氮氧化矽、氮化矽或碳摻雜的氮化矽。

自對準柵極邊緣隔離結構820可以由適合於將永久柵極結構的部分最終電隔離或者有助於其隔離的材料組成。例如，在一個實施例中，隔離區806由電介質材料組成，例如，但不限於，二氧化矽、氮氧化矽、氮化矽或碳摻雜的氮化矽。

柵極結構808可以由柵極電極堆疊體組成，其包括柵極電介質層852和柵極電極層850。在實施例中，柵極電極堆疊體的柵極電極由金屬柵極組成，柵極電介質層由高K材料組成。例如，在一個實施例中，柵極電介質層由以下材料或其組合組成，例如，但不限於，氧化鉿、氮氧化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鍶鋇、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉭鈧鉛、鈮鋅酸鉛。此外，柵極電介質層的部分可以包括原生氧化物層，其由襯底802的頂部少量層形成。在實施例中，柵極電介質層由頂部高k部分以及由半導體材料的氧化物組成的下部部分組成。在一個實施例中，柵極電介質層由氧化鉿的頂部部分和氧化矽或氮氧化矽的底部部分組成。

在一個實施例中，柵極電極由金屬層組成，例如，但不限於，金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物。在特定實施例中，柵極電極由在金屬功函數設定層之上形成的非功函數設定填充材料組成。

與柵極電極堆疊體相關聯的間隔體可以由適合於將永久柵極結構與諸如自對準接觸之類的相鄰導電接觸最終電隔離或者有助於其隔離的材料組成。例如，在一個實施例中，間隔體由電介質材料組成，例如，但不限於，氧化矽、氮氧化矽、氮化矽或碳摻雜的氮化矽。

局部互連件854、柵極接觸部814和上覆的柵極接觸過孔816可以由導電材料組成。在實施例中，一個或多個接觸部或過孔由金屬類組成。金屬類可以是純金屬，例如鎢、鎳或鈷，或者可以是合金，例如金屬-金屬合金或者金屬-半導體合金(例如，矽化物材料)。將意識到，硬掩模層可以在柵 極接觸部814未位於其上的位置處被布置在局部互連件854上。此外，可以通過光刻圖案化來製造局部互連件854，或者在其它實施例中，可以被製造為自對準互連結構，與較高形式的自對準柵極邊緣隔離結構820對準。

在實施例中(儘管未示出)，提供結構800包括形成接觸部圖案，其基本上極佳地對準至現有柵極圖案，同時無需使用具有極其嚴格的配準預算的光刻步驟。在一個這種實施例中，這個方案實現了使用本質上高選擇性的溼法蝕刻(例如，相對於傳統實施的幹法蝕刻或等離子體蝕刻)來產生接觸部開口。在實施例中，通過利用現有柵極圖案結合接觸部插塞光刻操作來形成接觸部圖案。在一個這種實施例中，該方案實現了不需要否則關鍵的光刻操作來產生接觸部圖案，如用於傳統方案中的。在實施例中，溝槽接觸柵格不被分開地圖案化，而是相反形成在多晶矽(柵極)線之間。例如，在一個這樣的實施例中，在柵極格柵圖案化之後而在柵極格柵切割之前形成溝槽接觸柵格。

此外，可以通過替代柵極工藝來製造柵極結構808。在這樣的方案中，可以去除諸如多晶矽或氮化矽柱狀材料之類的虛設柵極材料，並以永久柵極電極材料替代。在一個這種實施例中，永久柵極電介質層也在這個工藝中形成，與較早處理所實施的相反。在實施例中，通過幹法蝕刻或溼法蝕刻工藝去除虛設柵極。在一個實施例中，虛設柵極由多晶矽或非晶矽組成，並且通過包括SF6的使用的幹法蝕刻工藝去除。在另一個實施例中，虛設柵極由多晶矽或非晶矽組成，並且通過用包括含水NH4OH或四甲基氫氧化銨的使用的溼法蝕刻工藝來去除。在一個實施例中，虛設柵極由氮化矽組成，並且通過包括含水磷酸的溼法蝕刻來去除。

在實施例中，本文所述的一個或多個方案實質上設想虛設和替代柵極工藝結合虛設和替代接觸工藝以獲得結構800。在一個這種實施例中，在替代柵極工藝之後執行替代接觸工藝，以允許永久柵極堆疊體的至少部分的高溫退火。例如，在一個具體這種實施例中，例如在形成柵極電介質層之後，以高於約600攝氏度的溫度執行永久柵極結構的至少部分的退火。在組成永久接觸之前執行退火。

再次參考圖8A，在實施例中，半導體器件具有接觸結構，其接觸在有源區之上所形成的柵極電極的部分。通常，在柵極的有源部分之上並且與 溝槽接觸過孔在相同層中形成柵極接觸結構(例如，過孔)之前(例如，除此之外)，本發明的一個或多個實施例包括首先採用柵極對準溝槽接觸工藝。可以實施這個工藝來形成用於半導體結構製造(例如，用於集成電路製造)的溝槽接觸結構。在實施例中，溝槽接觸圖案被形成為與現有柵極圖案相對準。相反，傳統方案通常涉及光刻接觸圖案與現有柵極圖案緊密配準的附加光刻工藝結合選擇性接觸蝕刻。例如，傳統工藝可以包括具有接觸部件的分開圖案化的多晶矽(柵極)柵格的圖案化。

圖9示出了根據本發明的一個實施方式的計算設備900。計算設備900容納板902。板902可以包括多個組件，包括，但不限於，處理器904和至少一個通信晶片906。處理器904物理且電耦合到板902。在一些實施方式中，至少一個通信晶片906也物理且電耦合到板902。在其它實施方式中，通信晶片906是處理器904的部分。

取決於其應用，計算設備900可以包括其它組件，其可以或可以不物理且電耦合到板902。這些其它組件包括，但不限於，易失性存儲器(例如，DRAM)、非易失性存儲器(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)設備、指南針、加速度計、陀螺儀、揚聲器、照相機和大容量儲存設備(例如，硬碟驅動器、光碟(CD)、數字通用盤(DVD)等等)。

通信晶片906實現了用於往來於計算設備900的數據傳送的無線通信。術語「無線」及其派生詞可以用於描述可以通過經由非固態媒介的調製電磁輻射的使用來傳送數據的電路、器件、系統、方法、技術、通信信道等。該術語並非暗示相關聯的設備不包含任何導線，儘管在一些實施例中它們可以不包含。通信晶片906可以實施多個無線標準或協議中的任意一個，包括，但不限於，Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其派生物，以及被指定為3G、4G、5G及更高代的任意其它無線協議。計算設備900可以包括多個通信晶片906。例如，第一通信晶片906可以專用於較短距離的無線通信，例如Wi-Fi和藍牙，第二通信晶片906可以專用於較長距離的無線通信，例 如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。

計算設備900的處理器904包括封裝在處理器904內的集成電路管芯。在本發明的一些實施方式中，處理器的集成電路管芯包括一個或多個器件，例如，根據本發明的實施方式構建的MOS-FET電晶體。術語「處理器」可以指代處理來自寄存器和/或存儲器的電子數據以將該電子數據變換成可以被存儲在寄存器和/或存儲器中的其它電子數據的任何器件或器件的部分。

通信晶片906也包括封裝在通信晶片906內的集成電路管芯。根據本發明的另一個實施方式，通信晶片的集成電路管芯包括一個或多個器件，例如，根據本發明的實施方式構建的MOS-FET電晶體。

在其它實施方式中，容納在計算設備900內的另一個組件可以包含集成電路管芯，其包括一個或多個器件，例如，根據本發明的實施方式構建的MOS-FET電晶體。

在各種實施方式中，計算設備900可以是膝上型電腦、上網本電腦、筆記本電腦、超級本電腦、智慧型電話、平板電腦、個人數字助理(PDA)、超移動PC、行動電話、臺式計算機、伺服器、印表機、掃描器、監視器、機頂盒、娛樂控制單元、數位照相機、可攜式音樂播放器、或數字視頻記錄器。在其它實施方式中，計算設備900可以是處理數據的任何其它電子設備。

因而，本發明的實施例包括自對準柵極邊緣和局部互連結構以及製造自對準柵極邊緣和局部互連結構的方法。

在實施例中，一種半導體結構，所述半導體結構包括半導體鰭部，所述半導體鰭部被布置在襯底上，並且在第一方向上具有一長度。柵極結構被布置在半導體鰭部之上，所述柵極結構具有在第二方向上相對的第一端部和第二端部，所述第一方向與所述第二方向正交。柵極邊緣隔離結構對以半導體鰭部為中心。柵極邊緣隔離結構對中的第一柵極邊緣隔離結構被布置為與柵極結構的第一端部直接相鄰，柵極邊緣隔離結構對中的第二柵極邊緣隔離結構被布置為與柵極結構的第二端部直接相鄰。

在一個實施例中，半導體結構還包括被布置在半導體鰭部中並且位於柵極結構的任一側上的源極區和漏極區。第一溝槽接觸部被布置在源極區之上，第二溝槽接觸部被布置在漏極區之上。第一溝槽接觸部和第二溝槽 接觸部中的每一個溝槽接觸部都具有在第二方向上相對的第一端部和第二端部。柵極邊緣隔離結構對中的第一柵極邊緣隔離結構被布置為與第一溝槽接觸部的第一端部以及第二溝槽接觸部的第一端部直接相鄰，柵極邊緣隔離結構對中的第二柵極邊緣隔離結構被布置為與第一溝槽接觸部的第二端部以及第二溝槽接觸部的第二端部直接相鄰。

在一個實施例中，半導體結構還包括第二半導體鰭部，所述第二半導體鰭部被布置在襯底之上，並且在第一方向上具有一長度，第二半導體鰭部與第一半導體鰭部被間隔開。第二柵極結構被布置在第二半導體鰭部之上，所述第二柵極結構具有在第二方向上相對的第一端部和第二端部。柵極邊緣隔離結構對中的第二柵極邊緣隔離結構被布置為與第二柵極結構的第一端部直接相鄰。第三柵極邊緣隔離結構被布置為與第二柵極結構的第二端部直接相鄰。第三柵極邊緣隔離結構和柵極邊緣隔離結構對中的第二柵極邊緣隔離結構以第二半導體鰭部為中心。

在一個實施例中，半導體結構還包括被布置在第一柵極結構和第二柵極結構之上並且電耦合第一柵極結構和第二柵極結構的局部互連件。

在一個實施例中，局部互連件與柵極邊緣隔離結構對和第三柵極邊緣隔離結構自對準。

在一個實施例中，柵極結構是N型柵極結構，第二柵極結構是P型柵極結構。

在一個實施例中，柵極結構包括高-k柵極電介質層和金屬柵極電極。

在一個實施例中，柵極邊緣隔離結構對由諸如，但不限於，氧化矽、氮化矽、碳化矽或其組合之類的材料組成。

在實施例中，一種半導體結構，所述半導體結構包括半導體鰭部，所述半導體鰭部被布置在襯底之上並且具有一長度。交替的源極區/漏極區和溝道區沿半導體鰭部的長度被布置，每一個源極區/漏極區都具有被布置在半導體鰭部之上的相關聯的溝槽接觸部，每一個溝道區都具有被布置在半導體鰭部之上的相關聯的柵極結構。半導體結構還包括多個柵極邊緣隔離結構。相鄰的溝槽接觸部和柵極結構被多個柵極邊緣隔離結構中的一個柵極邊緣隔離結構分隔開。柵極局部互連件被布置在柵極結構中的一個柵極結構之上並且被布置在多個柵極邊緣隔離結構中的柵極邊緣隔離結構對之 間。

在一個實施例中，半導體結構還包括被布置在柵極局部互連件上的電介質帽狀件，所述電介質帽狀件被布置在所述多個柵極邊緣隔離結構中的所述柵極邊緣隔離結構對之間。

在一個實施例中，半導體結構還包括溝槽接觸部局部互連件，其被布置在溝槽接觸部中的一個溝槽接觸部之上，並且被布置在多個柵極邊緣隔離結構中的第二柵極邊緣隔離結構對之間。

在一個實施例中，半導體結構還包括被布置在溝槽接觸部局部互連件上的電介質帽狀件，所述電介質帽狀件被布置在所述多個柵極邊緣隔離結構中的所述第二柵極邊緣隔離結構對之間。

在一個實施例中，每一個柵極結構都包括高-k柵極電介質層和金屬柵極電極。

在一個實施例中，多個柵極邊緣隔離結構中的每一個柵極邊緣隔離結構都由諸如，但不限於，氧化矽、氮化矽、碳化矽或其組合之類的材料組成。

在實施例中，一種半導體結構，所述半導體結構包括半導體鰭部，所述半導體鰭部被布置在襯底之上並且具有一長度。交替的源極區/漏極區和溝道區沿半導體鰭部的長度被布置，每一個源極區/漏極區都具有被布置在半導體鰭部之上的相關聯的溝槽接觸部，每一個溝道區都具有被布置在半導體鰭部之上的相關聯的柵極結構。半導體結構還包括多個柵極邊緣隔離結構。相鄰的溝槽接觸部和柵極結構被多個柵極邊緣隔離結構中的一個柵極邊緣隔離結構分隔開。溝槽接觸部局部互連件被布置在溝槽接觸部中的一個溝槽接觸部之上並且被布置在多個柵極邊緣隔離結構中的柵極邊緣隔離結構對之間。

在一個實施例中，半導體結構還包括被布置在溝槽接觸部局部互連件上的電介質帽狀件，所述電介質帽狀件被布置在多個柵極邊緣隔離結構中的所述柵極邊緣隔離結構對之間。

在一個實施例中，每一個柵極結構都包括高-k柵極電介質層和金屬柵極電極。

在一個實施例中，多個柵極邊緣隔離結構中的每一個柵極邊緣隔離結 構都由諸如，但不限於，氧化矽、氮化矽、碳化矽或其組合之類的材料組成。

在實施例中，一種製造半導體結構的方法，所述方法包括在襯底之上形成平行的第一半導體鰭部和第二半導體鰭部。所述方法還包括形成與第一半導體鰭部和第二半導體鰭部中的每一個半導體鰭部的側壁相鄰的虛設間隔體。第一半導體鰭部的虛設間隔體與第二半導體鰭部的虛設間隔體不連續。所述方法還包括在第一半導體鰭部的虛設間隔體與第二半導體鰭部的虛設間隔體之間形成隔離結構。方法還包括去除虛設間隔體。方法還包括在第一半導體鰭部之上形成替代的第一柵極結構，以及在第二半導體鰭部之上形成替代的第二柵極結構，其中，第一柵極結構和第二柵極結構與隔離結構直接相鄰，並被隔離結構彼此分隔開。

在一個實施例中，方法還包括在第一半導體鰭部之上形成第一溝槽接觸部隊以及在第二半導體鰭部之上形成第二溝槽接觸部對。第一溝槽接觸部對和第二對溝槽接觸部隊與隔離結構直接相鄰，並被隔離結構彼此分隔開。

在一個實施例中，方法還包括在形成隔離結構之後並且在去除虛設間隔體之前，使得第一半導體鰭部和第二半導體鰭部凹陷。

在一個實施例中，形成虛設間隔體包括形成並蝕刻多晶矽層。

在一個實施例中，形成隔離結構包括沉積並平坦化諸如，但不限於，氧化矽、氮化矽、碳化矽或其組合之類的材料。

在一個實施例中，形成替代的第一柵極結構和替代的第二柵極結構中的一個或兩者包括形成高-k電介質層和金屬柵極電極。

在一個實施例中，方法還包括形成在替代的第一柵極結構和替代的第二柵極結構之上形成電耦合替代的第一柵極結構和替代的第二柵極結構的局部互連件。