多層單晶三維堆棧式存儲器及其製造方法

2023-11-04 17:00:57 2

專利名稱：多層單晶三維堆棧式存儲器及其製造方法
技術領域：
本發明是有關於ー種三維存儲器裝置，以及製造三維存儲器裝置的方法。
背景技術：
在高密度存儲器裝置的製造中，每ー單位區域可存放的數據量是一關鍵性因素。 因此，由於存儲器裝置的此關鍵尺寸接近技術上的限制，為了達到每位有更佳的儲存密度與較低的成本，堆棧存儲器單元的多重階層的技術已被提出。舉例來說，ー種具有反熔絲ニ極管存儲器單元的三維堆棧存儲器裝置，被描述於 Johnson 等人在 IEEE J. of Solid-State Circuits, vol. 38, no. 11, Nov. 2003 中 「512-Mb PROM with a Three-Dimensional Array of Diode/Anti-fuse Memory CelIs，，。在 Johnson 等人描述的設計中，提供了字線與位線的多層結構，存儲器元件位於字線與位線的交叉點。 存儲器元件包括ー種P+多娃晶陽極(p+polysilicon anode)連接於一字線，以及一 n_多娃晶陰極(n-polysilicon cathode)連接於一位線，陽極與陰極被反熔絲材料所分離。雖然使用Johnson等人描述的設計達到了高密度的效益，但是陽極與陰極區域皆由多晶矽組成的ニ極管可能具有不能接受的高關閉電流(off current)。兩區域皆由單晶娃組成的ニ 極管可提供較合適的低關閉電流，但製造此裝置的程序相當複雜。ー種提供垂直與非門(NAND)單元在電荷捕捉存儲器技術中的三維堆棧式存儲器裝置已被 Tanaka 等人在 2007Symposium on VLSI Technology Digest of Technical Papers ； 12-14 June 2007, pages : 14-15 之「Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory，，所描述。在 Tanaka 等人所描述的結構中，包括ー種具有如同操作NAND柵極的垂直通道的多柵極場效應電晶體結構， 此結構使用一種娃氧化氮氧化娃(silicon-oxide-nitride-oxide-silicon, S0N0S)電荷捕捉技木，以在每ー柵極/垂直通道接ロ創造ー儲存位置。此存儲器結構以一柱多晶矽為基礎，此多晶矽被安排作為多柵極單元的垂直通道。然而，我們已觀察到晶粒界面(grain boundaries)與在多晶娃通道間的粒內缺陷(intragranular defects)會對電晶體性能產生有害的影響。舉例來說，裝置特性例如是閾值電壓(threshold voltage)、漏洩電流 (leakage current)以及跨導(transconductance),相較於具有單晶體通道的裝置為差。提供一種三維集成電路存儲器結構，包括使用單晶半導體元件的存儲器単元是眾所期望的。

發明內容
本發明是有關於ー種三維堆棧式存儲器結構的製造方法，此存儲器具有單晶矽或其它半導體的多層結構。單晶矽的多層結構適用於高性能存儲器単元的多階層的施行。本發明是有關於ー種三維堆棧式存儲器結構的製造方法，提出多層單晶半導體材料層轉換步驟，用以堆棧單晶半導體材料層，此些單晶半導體材料層被絕緣材料所分離。根據本發明，單晶半導體材料的堆棧層可利用多種不同的存儲器元件，包括只讀(read only)元件、浮置柵(floating gate)元件、電荷捕捉(charge trapping)元件等等。 單晶半導體材料的堆棧層也可利用多種不同的三維存儲器架構。根據本發明，提出一種存儲器裝置的製造方法，此方法包括結合一第一單晶半導體本體至一第一絕緣材料層的一表面，且於實質上平行於第一絕緣材料層的表面的平面上，分離第一單晶半導體本體，留下第一單晶半導體材料層結合於該第一絕緣材料層上。形成一第二絕緣材料層於第一單晶半導體材料層上，結合一第二單晶半導體本體至一第二絕緣材料層的一表面，且於實質上平行於第二絕緣材料層的表面的平面上，分離第二單晶半導體本體，留下一第二單晶半導體材料層結合於第二絕緣材料層上。可重複此工藝用以形成所欲的層數。多層單晶半導體接著形成一種三維存儲器陣列(3D memory array)。為了對本發明的其它方面與優點有更佳的了解，下文特舉範例性實施例，並配合所附圖式，作詳細說明如下


圖I繪示被絕緣材料層分離的單晶半導體材料的各層的製造流程的一階段；圖2繪示被絕緣材料層分離的單晶半導體材料的各層的製造流程的一階段；圖3繪示被絕緣材料層分離的單晶半導體材料的各層的製造流程的一階段；圖4繪示被絕緣材料層分離的單晶半導體材料的各層的製造流程的一階段；圖5繪示被絕緣材料層分離的單晶半導體材料的各層的製造流程的一階段；圖6繪示被絕緣材料層分離的單晶半導體材料的各層的製造流程的一階段；圖7繪示被絕緣材料層分離的單晶半導體材料的各層的製造流程的一階段；圖8繪示被絕緣材料層分離的單晶半導體材料的各層的製造流程的一階段；圖9繪示被絕緣材料層分離的單晶半導體材料的各層的製造流程的一階段；圖10 圖13繪示利用圖9中所繪示的單晶半導體材料堆棧式結構所形成的一種三維存儲器陣列的範例性製造流程的各階段；圖14繪示在解碼結構中將半導體材料條連接在一起的方式的透視圖；圖15繪示具有多階層單晶半導體字線的三維堆棧垂直與非門(NAND)存儲器陣列部分的施行的透視圖；以及圖16繪示依照本發明一實施例的一集成電路的簡化區塊圖。主要元件符號說明100、IO5:本體110、120、171 :頂部表面130、140:離子135、145:缺陷層160、162、164、1410 :絕緣層161、163:半導體層211、213、1412、1413、1414 :半導體材料條212、214 :絕緣材料215、225、315 :層226、1426:矽化物
6
260、1426-1、1425-n-l、1425-n
397 隧穿層
398 電荷捕捉層
399 阻擋介電層
1412A、1413A、1414A :延伸
1415:存儲器材料
1429:柵極結構
1450:電晶體
1458>1459 :接觸插頭
1460n、1460n+l :金屬線
1502>1660 :存儲器陣列
1510 1518,1662 :字線
1525 1534 :電荷儲存結構
1592、1594、1596、1598 :絕緣柱
1593、1595、1597 :半導體柱
1658:面解碼器
1659:SSL 線
1661:列解碼器
1663:行解碼器
1664:位線
1665>1667 :總線
1666、1668 :區塊
1669:狀態機
1671:輸入數據線
1672:輸出數據線
1674:其它電路
1675:集成電路
具體實施例方式圖I至圖9繪示形成單晶半導體材料的各層的流程的各階段，此單晶半導體材料通過絕緣材料層分離。圖I繪示形成一矽或其它半導體材料的單晶半導體本體100的結果。單晶半導體本體100被注入氫或稀有氣體元素(rare gas element)的離子130,用以形成一缺陷層135 在第一單晶半導體本體100的頂部表面110的ー預定深度。在繪示的實施例中，表面氫離子的注入在每平方釐米3 X IO16至I X IO17個劑量範圍，及攝氏225至300度的範圍下進行。 在某些實施例中，離子130的注入可有關於例如是美國專利號5，374，564與5，993，667描述的エ藝來進行。亦可選擇其它技術使用。缺陷層135為ー微孔隙區域，通過離子注入程序形成於單晶半導體本體100的頂部表面110下方的ー預定深度。由於注入程序，缺陷層135可形成於ー實質上平行於頂部表面110的平面,「實質上」是意味著考慮到製造公差(manufacturing tolerances)可能造成深度的變化。詞彙「平面」意指平面上任兩點連接的直線完全位於此平面上。如下所述,缺陷層135使單晶半導體本體100在後續退火(annealing)エ藝中得以分離，致使缺陷層135上方的單晶半導體材料層與缺陷層下方的部分分離。注入離子可維持在完成結構的單晶半導體材料中，作為製造程序中的人工製品。圖2繪示形成一矽或其它半導體材料的半導體本體105的結果。如圖2所示，一具有頂部表面171的絕緣層160形成於半導體本體105上。在繪示的實施例中，絕緣層160 為在半導體本體105上熱生長(thermally grown)的ニ氧化娃。半導體本體100、105也被注入摻雜物。視注入的摻雜物而定,半導體本體100、105 可有n型或p型(n-type or p-type)摻雜。額外的エ藝也可於圖I與圖2所示的結構上施行。舉例來說，在某些實施例中，絕緣層也可形成於單晶半導體本體100的頂部表面110 上。圖3繪示清潔圖I與圖2所繪示的結構，接著結合單晶半導體本體100的頂部表面110至絕緣層160的頂部表面171的結果。在繪示的實施例中，此些結構使用一改良的 RCA清潔,接著在室溫下以施行親水性連接(Hydrophilic bonding)結合。接著以紅外線光譜(infra-red spectroscopy)與魔鏡觀察(magic mirror observation)檢查結合的晶片，以確保結合的晶片是無孔隙的。圖4繪示分離一平面上的單晶半導體本體100，此平面實質上平行於絕緣層160 的頂部表面171的結果，致使單晶半導體材料的一部分(半導體層161)維持結合於絕緣層 160上。「實質上平行」這個詞彙是意味著考慮到製造公差可能造成半導體層161的厚度變化。被分離的單晶半導體100可接著再使用於如下所述的單層轉換步驟中。可選擇地，一不同的單晶半導體本體可使用於後續單層轉換步驟中。在所繪示的實施例中，分離第一單晶半導體本體100包括使用ー種ニ步驟退火エ 藝，使單晶半導體本體100在缺陷層135處分離。接著半導體層161的頂部表面可使用例如是化學機械拋光法(chemical mechanical polishing, CMP)做拋光接觸,用以降低表面粗操度。在一些可選擇的實施例中，結合與/或分離エ藝可使用例如是Yamazaki等人的美國申請公開號2010/0120226與Shimomura等人的美國申請公開號2009/0117707中描述的技術來施行，做為本文的參考。其它結合與/或分離エ藝用以轉移單晶半導體材料的層也可使用。圖5繪示注入離子140形成一第二缺陷層145在單晶半導體本體100剩餘部分的頂部表面120的ー預定深度的結果。在繪示的實施例中，第二缺陷層145由施行上述的表面氫離子注入而形成。圖6繪示ー絕緣層162形成於半導體層161上的結果。在繪示的實施例中，絕緣層162為在半導體層161上熱生長(thermally grown)的ニ氧化娃。圖7繪示清潔圖5與圖6所繪示的結構，接著結合單晶半導體本體100的頂部表面120至絕緣層162的結果。
圖8繪示在第二缺陷層145分離單晶存儲器本體100的結果，致使單晶半導體材料的半導體層163維持結合於絕緣層162上。圖9繪示形成一絕緣層164於半導體層163上的結果。在圖9繪示的實施例的結構中與後續工藝步驟中，在絕緣層160下層的半導體本體105未被繪出。在繪示的實施例中，單晶半導體材料的兩層161、163被絕緣材料所分離。上述的技術也可重複用以形成單晶半導體材料的任何數量的額外層，此些額外層被絕緣材料所分離。接著，如圖9所示的額外工藝施行於多層構造上，用以完成流程並形成一種三維存儲器陣列。工藝的施行是依據三維存儲器陣列的存儲器元件的構造與型態而定。一般來說，工藝包括圖案化多層結構用以形成單晶半導體材料條的堆棧，形成導電線路於堆棧上， 以及形成存儲器元件相鄰於建立一存儲器單元三維陣列的堆棧，存儲器單元可通過單晶半導體材料條與導電線路進行存取。其它或不同的工藝亦可被施行。其餘的後段工藝(back-end-of-lineprocessing,BEOL processing)可接著施行以完成晶片。一般來說，後段工藝所形成的結構可能包括接點、層間介電層(inter-layer dielectrics)以及用以內部連接的各種金屬層，此些金屬層包括存取電路(access circuitry),用以稱接存儲器單元的三維陣列至周邊電路(peripheral circuitry)。經過這些工藝，控制電路(control circuits)、偏壓電路(biasing circuits)以及解碼器電路 (decoder circuits),如同圖16所繪示,將被形成於裝置上。圖10至圖13繪示利用圖9所繪示的堆棧式單晶結構形成一三維存儲器陣列的實施流程的各階段。圖10繪示一用以定義半導體材料條的多個脊型(ridge-shaped)堆棧250的第一圖案化平板印刷(lithographic patterning)步驟的結果。半導體材料條211、213使用半導體層261、263的材料來執行，且被絕緣層262、264的絕緣材料212、214所分離。圖IlA與圖IlB分別繪示一實施例包括可編程電阻(programmable resistance) 存儲器單元結構，例如是反熔絲單元結構，以及一實施例包括可編程電荷捕捉 (programmable charge trapping)存儲器單元結構,例如是娃氧化氮氧化娃(S0N0S)型存儲器單元結構。在此範例中，半導體材料條211、213為P型。可選擇地，半導體材料條211、 213也可為η型。圖IlA繪示一以可編程電阻存儲器材料的層215厚層覆蓋安置的結果。舉例來說， 層215由一反熔絲材料的單一層所組成。反熔絲材料可為例如二氧化矽、矽氮化物、矽氮氧化物或其它矽氧化物。可選擇地，其它型態的可編程電阻存儲器材料也可被形成。在另一實施例中，不以厚層覆蓋安置，一氧化工藝可應用於形成氧化物於半導體材料條的曝露部分，氧化物於此做為存儲器材料。圖IlB繪示一包括多層電荷捕捉結構的層315以厚層覆蓋安置的結果，此結構包括一隧穿層(tunneling layer) 397>一電荷捕捉層(charge trapping layer)398 以及一阻擋介電層(blocking dielectric layer) 399 在繪示的範例中，隧穿層397為娃氧(0)化物，電荷捕捉層398為矽氮(N)化物，而阻擋介電層399為矽氧(0)化物。可選擇地，層315可包括其它電荷儲存結構，包括例如是矽氮氧化物(SixOyNz)、富矽氮化物 (silicon-rich nitride)、富娃氧化物(silicon-rich oxide),捕捉層包括嵌入式納米微枚(nano-particles) %=等。在一實施例中，一設計的娃氧化氮氧化娃電荷儲存結構的能帶間隙(bandgap)可被使用，包括一介電隧穿層397，此介電隧穿層397在零偏壓下形成反轉「U」型價能帶的混合物。在一實施例中，複合的介電隧穿層397包括一第一層用以作為通孔隧穿層，一第二層用以作為能帶偏移(band offset)層，以及一第三層用以作為絕緣層。在此實施例中，層 397的通孔隧穿層包括ニ氧化矽，ニ氧化矽被形成於半導體材料條的側面上，使用例如是伴隨選擇性氮化的原位蒸氣生成(in-situ steam generation, ISSG),選擇性氮化通過ー後沉積作用的一氧化氮退火，或在沉積時加入額外ー氧化氮至環境。ニ氧化矽的第一層厚度小於20人，在另ー實施例中為15 A或更小。代表的實施例厚度可為10 A或12 A。在本實施例中，能帶偏移層包括位於通孔隧穿層上的矽氮化物，此矽氮化物在 680°C使用例如是ニ氯娃燒(dichlorosilane, DCS)與氨前驅物,例如以低壓化學氣相沉積 (low-pressure chemical vapor deposition,LPCVD)法形成。在另一エ藝中，能帶偏移層包括矽氮氧化物，使用相似於具有氧化亞氮(N2O)前驅物的エ藝形成。矽氮化物的能帶偏移層厚度小於30人，在另ー實施例為25 A或更小。在本實施例中的絕緣層包括ニ氧化矽，絕緣層使用例如是低壓化學氣相沉積與高溫氧化(high temperature oxide, HT0)沉積形成於娃氮化物的能帶偏移層上。ニ氧化娃絕緣層的厚度小於35 A，在另ー實施例中為25 A或更小。此三層隧穿層造成一反轉U型價
階(valence band energy level)。在本實施例中，位於存儲器材料的層315中的電荷捕捉層398包括厚度大於50A 的矽氮化物，舉例來說，例如是本實施例中使用低壓化學氣相沉積形成厚度大約70人的矽氮化物。在本實施例中，位於存儲器材料的層315中的介電阻擋介電層399包括厚度大於 50A的ニ氧化矽層，舉例來說例如是本實施例中大約90A的矽氮化物，此介電阻擋介電層 399可以溼式氧化爐エ藝(wet furnace oxidation process)通過氮化物的溼轉換(wet conversion)形成。其它實施例可使用高溫氧化或低壓化學氣相沉積ニ氧化娃來施行。其它介電阻擋介電層可包括例如是氧化鋁的高相對介電係數(high-K)材料。圖12繪示沉積導電材料的結果，例如是具有n型或p型摻雜的多晶矽，用以形成層225為導電線路當作字線。此外，矽化物層226可形成於本實施例中利用多晶矽形成的層225之上。如圖式所示，高深寬比沉積技術(high aspect ratio deposition technologies)例如是多晶矽的低壓化學氣相沉積可被利用來完整填充介於脊型堆棧間的溝道220。圖13繪示ー用以定義當作三維存儲器陣列的字線的多個導電線路260的第二圖案化平板印刷步驟的結果。第二圖案化平板印刷步驟利用単一掩模，通過刻蝕導電線路間的高深寬比溝道以決定陣列的關鍵尺寸，刻蝕並未通過脊型堆積。可使用一高度選擇性的刻蝕エ藝，用以刻蝕矽氧化物或矽氮化物上的多矽晶。因此，另ー的刻蝕エ藝可被使用，依據相同的掩模用以刻蝕通過半導體與絕緣層，並停止於下層的絕緣層160之上。在所繪示的範例中，介於線路260間的存儲器材料層保留於半導體材料條的側邊表面。此外，在形成線路260時，介於線路260間的存儲器材料層可被移除以露出半導體材料條的側邊表面。
接著，例如是上述討論的後段工藝將被施行，以完成晶片的半導體工藝步驟。在所繪示的範例中，層225被形成於圖IlA所繪示的結構上。結果，二極存儲器單元的三維陣列便形成。存儲器單元包括一整流器，整流器通過單晶條與多晶矽線之間的交叉點的P-n結形成，與一介於陰極與陽極間的可編程反熔絲層一起。在其它實施例中，不同的可編程電阻存儲器材料可被使用，包括過度金屬氧化物，例如是氧化鎢。這類材料可被編程與抹除，且能夠用以實行儲存每單元多位的操作。層225也可形成於圖IlB所繪示的結構。在此例中，電荷捕捉存儲器單元的三維陣列被形成。電晶體以單晶半導體材料條與多晶矽線所定義。半導體材料條擔任電晶體的源極、漏極與通道。多晶矽線擔任電晶體的柵極。圖14繪示在解碼結構中將半導體材料條連接在一起的方式的透視圖。另外，其它的解碼配置也可使用。在某些實施例中，美國申請號13/018，110所敘述的解碼配置被使用，此些解碼配置在此處可以參考並結合。圖14的透視可沿著Z軸旋轉90度，致使Y軸與Z軸位於紙張所在的平面上，可與早些圖式中X軸與Z軸位於紙張所在的平面上做比較。此外，在脊型堆棧中，介於半導體材料條間的絕緣層自圖式中移除，用以露出其它的結構。多層陣列形成於絕緣層1410之上，包括多個導電線路1425-1、. . .、1425_n_l、
1425-n共形於多個脊型堆棧，用以當作字線WLn、WLn-l.....WL1。多個脊型堆棧包括半導
體材料條1412、1413、1414，脊型堆棧通過延伸部位1412A、1413A、1414A，在平行脊型堆棧中的相同平面中耦接於半導體材料條。在另一實施例中，延伸部位形成一階梯結構，用以終止半導體材料條。這些半導體材料條的延伸部位1412A、1413A、1414A沿著X軸方向配向， 耦接於多個半導體材料條的脊型堆棧。此外，這些延伸部位1412A、1413A、1414A延伸超出陣列的邊緣，且被安排連接於解碼電路(decoding circuitry),用以選擇陣列間的平面。這些延伸部位1412A、1413A、1414A可在多個脊型堆棧被定義時或被定義之前被圖案化。在另一實施例中，延伸形成一階梯結構，用以終止半導體材料條，此些延伸部位延伸超出陣列的邊緣是不必要的。存儲器材料層1415分離導電線路1425-1至1425_n，自半導體材料條1412至 1414。電晶體(例如是電晶體1450)被形成於半導體材料條1412、1413、1414與導電線路1425-1之間。在電晶體中，半導體材料條(例如是1413)擔任裝置的通道區域。柵極結構(例如是1429)在導電線路1425-1至1425_n被定義的相同步驟中圖案化。矽化物層 1426可沿著導電線路頂部表面形成，且位於柵極結構1429之上。存儲器材料層1415可作為電晶體的柵極介電層。此些電晶體當作挑選連接至解碼電路的柵極電路，用以挑選陣列中沿著脊型堆棧的行(columns)。接觸插塞(plug) 1458、1459在柵極結構1429的頂部表面之上。上覆金屬線1460η、 1460η+1被圖案化連接於行解密電路作為SSL (string select transistor, SSL :串流選擇電晶體)線。在繪示的方式中，一三面解密網絡被建立，使用一字線、一位線與一 SSL線存取挑選的單元。詳見美國專利號6，906，940，標題為平面解碼方式與三維存儲器裝置。圖15繪示具有多階層單晶半導體字線的三維堆棧垂直與非門(NAND)存儲器陣列1502部分的實施的透視圖。存儲器陣列1502包括半導體柱陣列，包括柱1593、1595與 1597。絕緣柱包括絕緣柱1592、1594、1596與1598被形成於半導體柱之間。每一半導體柱提供被安排於ー對垂直與非門串(NAND strings)的多階層單元。一特定半導體柱(例如是1595)包括多個被設置於沿著柱1595的第一邊的第一垂直與非門串，與沿著柱1595的第二邊的第二垂直與非門串中的介電電荷捕捉結構。單晶字線(例如是字線1518)相鄰於半導體柱的電荷捕捉結構，致使存儲器単元在各階層中被形成於半導體柱與字線的側邊的交叉點上，而介電電荷捕捉結構介於其中。絕緣材料(未繪出)使不同階層的字線彼此分離。三階層字線被繪示，其中一頂階層包括字線1510、1511與1512在X軸方向上延伸，一次低階層包括字線1513、1514、1515，一底階層包括字線1516、1517與1518。電荷儲存結構1525至1530形成於頂階層上的字線1510至1512的相反側。電荷儲存結構1531、 1532形成於字線1515的相反側，且電荷儲存結構1533、1534形成於字線1518的相反側。 類似的電荷儲存結構也在此結構中形成於其它字線的側邊。在存儲器陣列1502的製造過程中，實行上述的技術用以堆棧被絕緣材料分離的單晶半導體字線材料的多層。其它的エ藝如圖15所示，接著在多層結構上施行，用以形成三維存儲器陣列1502。在繪示的範例中，其它的エ藝如美國申請號12/785，291中所述被施行,此些エ藝在此處可做為本文的參考。在此敘述的形成單晶堆棧層的技術也可利用於多種其它的三維存儲器架構。舉例來說，在此敘述的技術可被施行於形成如美國專利號7，473，589與7，709，334所述的三維薄膜電晶體結構，此些揭露在此處可以參考並結合。圖16繪示依照本發明ー實施例的一集成電路1675的簡化區塊圖。集成電路1675 包括具有在此所述製造的單晶矽的多層的ー種三維堆棧存儲器陣列。一列解碼器1661被耦接於多條字線1662，且在存儲器陣列1660中沿著列排列。一行解碼器1663被耦接於多條位線1664且在存儲器陣列1660中沿著行排列，用以閱讀與編程在存儲器陣列1660中來自存儲器単元的數據。一面解碼器1658被耦接於在存儲器陣列1660中位於SSL線1659上方的多個平面。地址在總線1665上被提供至行解碼器1663、列解碼器1661與面解碼器1658。 在區塊1666中的感應放大器(sense amplifiers)與輸入數據結構(data-in structure), 在本實施例中通過數據總線1667被耦接於行解碼器1663。來自集成電路1675上的輸入 /輸出端，或來自其它內部或外部於集成電路1675的數據源，透過輸入數據線1671被提供至區塊1666中的輸入數據結構。在繪示的實施例中，其它電路1674被包含在集成電路中， 例如是通用處理機(general purpose processor)、特殊用途應用電路(special purpose application circuitry)、或是提供晶片上系統由陣列所支持的功能性的模塊組合。數據透過來自區塊1666中的感應放大器的輸出數據線1672被提供至集成電路1675上的輸入 /輸出端，或被提供至其它內部或外部於集成電路1675的數據目的地。在一實施例中，一控制器的施行是使用偏壓安排狀態機(bias arrangement state machine) 1669用以控制偏壓安排供電電壓，偏壓安排供電電壓是經由電壓供應器產生或提供，或在區塊1668中提供，例如是讀取與編程電壓(read and program voltages)。如同本領域中所知,控制器可使用特殊用途邏輯電路(special-purpose logic circuitry)來施行。在另ー實施例中，控制器包括一通用處理機，此通用處理機可施行於相同的集成電路，用來執行電腦程式以控制裝置的操作。在又一實施例中，混合特殊用途邏輯電路與通用處理機可用於控制器的施行。 綜上所述，雖然本發明已以範例性實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作各種的更動與潤飾。因此，本發明的保護範圍當視隨附的權利要求範圍所界定的為準。
權利要求
1.一種存儲器裝置的製造方法，該方法包括結合一第一單晶半導體本體至一第一絕緣材料層的一表面，且於平行於該第一絕緣材料層的該表面的平面上，分離該第一單晶半導體本體，留下一第一單晶半導體材料層結合於該第一絕緣材料層上；形成一第二絕緣材料層於該第一單晶半導體材料層上；結合一第二單晶半導體本體至該第二絕緣材料層的一表面，且於平行於該第二絕緣材料層的該表面的平面上，分離該第二單晶半導體本體，留下一第二單晶半導體材料層結合於該第二絕緣材料層上；以及處理該第一與該第二單晶半導體材料層，用以形成一三維存儲器陣列(3D memory array)。
2.根據權利要求I所述的方法，更包括在結合該第一絕緣材料層的該表面之前，注入離子以形成位於該第一單晶半導體本體中的一缺陷層(defect layer),且在結合該第一絕緣材料層的該表面之後，在該缺陷層處分離該第一單晶半導體本體，以留下該第一單晶半導體材料層結合於該第一絕緣材料層上。
3.根據權利要求2所述的方法，其中注入離子包括注入氫離子。
4.根據權利要求2所述的方法，其中在該缺陷層處分離該第一單晶半導體本體，包括退火(annealing)用以誘導在該缺陷層處分離。
5.根據權利要求I所述的方法，其中處理該第一與該第二單晶半導體材料層包括刻蝕該第一與該第二單晶半導體材料層，用以定義多個單晶半導體材料條的多個堆棧，該多個單晶半導體材料條被該絕緣材料所分離；形成多個導電線路，該多個導電線路與該多個堆棧重疊 '及形成相鄰於該多個堆棧的多個存儲器元件，用以建立多個存儲器單元的一三維陣列 (3D array)，該多個存儲器單元的該三維陣列通過該多個單晶半導體材料條與該多個導電線路進行存取。
6.根據權利要求5所述的方法，其中形成該多個導電線路，用以建立多個接口區域的一三維陣列，該多個接口區域的該三維陣列位於該多個單晶半導體材料條與該多個導電線路間的交叉點；及形成該多個存儲器元件於該多個接口區域中。
7.根據權利要求6所述的方法，其中形成該多個存儲器元件包括形成一存儲層，該存儲層位於在該多個堆棧中的該多個單晶存儲器材料條的側邊；及形成該多個導電線路於該多個堆棧之上，且該多個導電線路具有一表面，該表面與該多個堆棧上的該存儲層共形。
8.根據權利要求7所述的方法，其中該存儲層包括一反熔絲材料層。
9.根據權利要求7所述的方法，其中該存儲層包括一多層電荷儲存結構。
10.根據權利要求5所述的方法，其中該多個單晶半導體材料條包括一具有一第一導電性類型的摻雜半導體材料，該多個導電線路包括一具有一第二導電性類型的摻雜半導體材料，以在該多個接口區域中建立一 p-n結(p-n junction)。
11.根據權利要求5所述的方法，其中該多個單晶半導體材料條包括一摻雜半導體，使該多個半導體材料條被排列，用以操作該多個存儲器單元作為多個電荷儲存電晶體。
12.根據權利要求I所述的方法，其中在留下該第一單晶半導體材料層之後，該第二単晶半導體本體為該第一單晶半導體本體的剰餘部分。
13.—種製造存儲器裝置的方法，包括形成多個單晶半導體材料的堆棧層，其中在該多個堆棧層中形成的各一單晶半導體的特定層，包括結合一單晶半導體本體至ー絕緣材料層，且分離該單晶半導體本體，使得該多個單晶半導體材料的特定層保持於該絕緣材料層之上；刻蝕該多個特定層，用以定義多個單晶半導體材料條的多個堆棧；形成多個導電線路，該多個導電線路與該多個堆棧重疊，使得多個接ロ區域的一三維陣列建立於該多個單晶半導體材料條與該多個導電線路的表面的交叉點；以及形成多個存儲器元件在該多個接ロ區域中，用以建立多個存儲器単元的一三維陣列， 該多個存儲器単元的該三維陣列通過該多個單晶半導體材料條與該多個導電線路進行存取。
14.一種存儲器裝置，被以ー製造方法所製造，該製造方法包括結合一第一單晶半導體本體至一第一絕緣材料層的ー表面，且於平行於該第一絕緣材料層的該表面的一平面上，分離該第一單晶半導體本體，留下ー第一單晶半導體材料層結合於該第一絕緣材料層上。形成一第二絕緣材料層於該第一單晶半導體材料層上；結合一第二單晶半導體本體至該第二絕緣材料層的ー表面，且於平行於該第二絕緣材料層的該表面的平面上，分離該第二單晶半導體本體，留下ー第二單晶半導體材料層結合於該第二絕緣材料層上；以及處理該第一與該第二單晶半導體材料層，用以形成一三維存儲器陣列。
15.根據權利要求14所述的存儲器裝置，其中該方法更包括在結合該第一絕緣材料層的該表面之前，注入離子以形成位於該第一單晶半導體本體中的一缺陷層(defect layer)，且在結合該第一絕緣材料層的該表面之後，在該缺陷層處分離該第一單晶半導體本體，以留下該第一單晶半導體材料層結合於該第一絕緣材料層上。
16.根據權利要求15所述的存儲器裝置，其中注入離子包括注入氫離子。
17.根據權利要求15所述的存儲器裝置，其中在該缺陷層處分離該第一單晶半導體本體，包括退火用以誘導在該缺陷層處分離。
18.根據權利要求14所述的存儲器裝置，其中處理該第一與該第二單晶半導體材料層包括刻蝕該第一與該第二單晶半導體材料層，用以定義多個單晶半導體材料條的多個堆棧，該多個單晶半導體材料條被該絕緣材料所分離；形成多個導電線路，該多個導電線路與該多個堆棧重疊；及形成相鄰於該多個堆棧的多個存儲器元件，用以建立多個存儲器単元的一三維陣列， 該多個存儲器単元的該三維陣列通過該多個單晶半導體材料條與該多個導電線路進行存取。
19.根據權利要求18所述的存儲器裝置，其中形成該多個導電線路，用以建立多個接 ロ區域的一三維陣列，該多個接ロ區域的該三維陣列位於該多個單晶半導體材料條與該多個導電線路間的交叉點；及形成該多個存儲器元件於該多個接口區域中。
20.根據權利要求19所述的存儲器裝置，其中形成該多個存儲器元件包括形成一存儲層，該存儲層位於在該多個堆棧中的該多個單晶存儲器材料條的側邊；及形成該多個導電線路於該多個堆棧之上，且該多個導電線路具有一表面，該表面與該多個堆棧上的該存儲層共形。
21.根據權利要求20所述的存儲器裝置，其中該存儲層包括一反熔絲材料層。
22.根據權利要求20所述的方法，其中該存儲層包括一多層電荷儲存結構。
23.根據權利要求19所述的存儲器裝置，其中該多個單晶半導體材料條包括一具有一第一導電性類型的摻雜半導體材料，該多個導電線路包括一具有一第二導電性類型的摻雜半導體材料，以在該多個接口區域中建立一 P-n結。
24.根據權利要求18所述的存儲器裝置，其中該多個單晶半導體材料條包括一摻雜半導體，使該多個半導體材料條被排列，用以操作該多個存儲器單元作為多個電荷儲存電晶體。
25.根據權利要求14所述的存儲器裝置，其中在留下該第一單晶半導體材料層之後， 該第二單晶半導體本體為該第一單晶半導體本體的剩餘部分。
全文摘要
本發明公開了一種三維堆棧式存儲器結構的製造方法，包括結合一第一單晶半導體本體至一第一絕緣材料層的一表面，且於平行於該第一絕緣材料層的該表面的平面上，分離該第一單晶半導體本體，留下一第一單晶半導體材料層結合於該第一絕緣材料層上；形成一第二絕緣材料層於該第一單晶半導體材料層上；結合一第二單晶半導體本體至該第二絕緣材料層的一表面，且於平行於該第二絕緣材料層的該表面的平面上，分離該第二單晶半導體本體，留下一第二單晶半導體材料層結合於該第二絕緣材料層上；以及處理該第一與該第二單晶半導體材料層，用以形成一三維存儲器陣列。此單晶半導體的多層結構適用於高性能存儲器單元的多階層實施。
文檔編號H01L27/115GK102610576SQ201110411488
公開日2012年7月25日 申請日期2011年12月7日 優先權日2011年1月19日
發明者呂函庭 申請人:旺宏電子股份有限公司