一種8TCIS像素區面積減小的方法與流程
2023-10-11 08:16:44 2
本發明涉及半導體製造領域，更具體地說，本發明涉及一種8T CIS像素區面積減小的方法。
背景技術：
對於CIS(CMOS Image Sensor，CMOS圖像傳感器)產品的8T(8電晶體)結構，根據設計原理需要2顆電容來存儲信號並加以運算，傳統的8T結構中的電容採用SiO2作為介電層，使得電容所佔面積較大，並最終增加晶片的面積。
由此，在本領域中，希望的是，能夠提供一種8T CIS像素區面積減小的方法。
技術實現要素：
本發明所要解決的技術問題是針對現有技術中存在上述缺陷，提供一種能夠減小8T CIS像素區面積的方法。
為了實現上述技術目的，根據本發明，提供了一種8T CIS像素區面積減小的方法，包括：
第一步驟：執行製造8T CIS器件的工藝，直到執行完形成柵極氧化物之前的步驟；
第二步驟：在矽襯底表面覆蓋一個高介電材料層；
第三步驟：利用光刻及刻蝕處理對高介電材料層進行處理，以留下8T CIS器件中的預定區域的高介電材料層；
第四步驟：執行製造8T CIS器件的後續工藝，從而形成輸入輸出器件氧化層、核心器件氧化層、電容器高介電材料層和CMOS器件柵極多晶矽。
優選地，高介電材料層的材料為Al2O3、HfO2、ZrO2中的一種或多種。
優選地，在第三步驟，留下8T CIS器件中的傳感器電容器區域上的高介電材料層。
為了實現上述技術目的，根據本發明，提供了一種8T CIS像素區面積減小的方法，包括：
第一步驟：執行製造8T CIS器件的工藝，直到執行完形成柵極氧化物之前的步驟；
第二步驟：在矽襯底上形成輸入輸出器件氧化層；
第三步驟：在器件結構上覆蓋一個高介電材料層；
第四步驟：利用光刻及刻蝕處理對高介電材料層進行處理，以留下8T CIS器件中的預定區域的高介電材料層；
第五步驟：執行製造8T CIS器件的後續工藝，從而形成核心器件氧化層、電容器高介電材料層和CMOS器件柵極多晶矽。
優選地，在第四步驟，留下8T CIS器件中的傳感器電容器區域上的高介電材料層。
優選地，高介電材料層的材料為Al2O3、HfO2、ZrO2中的一種或多種。
為了實現上述技術目的，根據本發明，提供了一種8T CIS像素區面積減小的方法，包括：
第一步驟：執行製造8T CIS器件的工藝，直到執行完形成柵極氧化物之前的步驟；
第二步驟：在矽襯底上形成輸入輸出器件氧化層和核心器件氧化層；
第三步驟：在器件結構上覆蓋一個高介電材料層；
第四步驟：利用光刻及刻蝕處理對高介電材料層進行處理，以留下8T CIS器件中的預定區域的高介電材料層；
第五步驟：執行製造8T CIS器件的後續工藝，從而形成電容器高介電材料層和CMOS器件柵極多晶矽。
優選地，在第四步驟，留下8T CIS器件中的傳感器電容器區域上的高介電材料層。
優選地，高介電材料層的材料為Al2O3、HfO2、ZrO2中的一種或多種。
本發明提出了一種通過使用高介電材料取代SiO2來獲得高電容密度的方法，減小了8T CIS中電容器件所佔的面積，從而最終減小晶片的尺寸。而且，本發明還可以通過增加一次柵極氧化層的形成工藝來獲得介電層。
附圖說明
結合附圖，並通過參考下面的詳細描述，將會更容易地對本發明有更完整的理解並且更容易地理解其伴隨的優點和特徵，其中：
圖1示意性地示出了根據本發明優選實施例的8T CIS像素區面積減小的方法的第一示例的流程圖。
圖2示意性地示出了根據本發明優選實施例的8T CIS像素區面積減小的方法的第二示例的流程圖。
圖3示意性地示出了根據本發明優選實施例的8T CIS像素區面積減小的方法的第三示例的流程圖。
圖4示意性地示出了CIS器件結構示意圖。
需要說明的是，附圖用於說明本發明，而非限制本發明。注意，表示結構的附圖可能並非按比例繪製。並且，附圖中，相同或者類似的元件標有相同或者類似的標號。
具體實施方式
為了使本發明的內容更加清楚和易懂，下面結合具體實施例和附圖對本發明的內容進行詳細描述。
在平行板電容中，相同面積下高介電材料可以獲得更大電容，從而當所需電容值一定時，使用高介電材料的電容器件面積要小於低介電材料。在本發明中，通過增加一次柵極氧化層的形成工藝，將8T CIS中的兩顆電容的介電材料做成高介電材料。由此，理論計算可降電容面積減小到原先的1/10以上。
圖1示意性地示出了根據本發明優選實施例的8T CIS像素區面積減小的方法的第一示例的流程圖。作為參考，圖4示意性地示出了CIS器件結構示意圖。
如圖1所示，根據本發明優選實施例的8T CIS像素區面積減小的方法的第一示例包括：
第一步驟S1：執行製造8T CIS器件的工藝，直到執行完形成柵極氧化物之前的步驟；
例如，在第一步驟S1，在矽襯底100中形成CIS光電二極體PD區域10和淺溝槽隔離70。
第二步驟S2：在矽襯底100表面覆蓋一個高介電材料層；
第三步驟S3：利用光刻及刻蝕處理對高介電材料層進行處理，以留下8T CIS器件中的預定區域的高介電材料層；
例如，在第三步驟S3，留下8T CIS器件中的傳感器電容器60區域上的高介電材料層。
第四步驟S4：執行製造8T CIS器件的後續工藝，從而形成輸入輸出器件氧化層30、核心器件氧化層40、電容器高介電材料層50和CMOS器件柵極多晶矽20。
優選地，高介電材料層的材料為Al2O3、HfO2、ZrO2中的一種或多種。
圖2示意性地示出了根據本發明優選實施例的8T CIS像素區面積減小的方法的第二示例的流程圖。
如圖2所示，根據本發明優選實施例的8T CIS像素區面積減小的方法的第二示例包括：
第一步驟S1：執行製造8T CIS器件的工藝，直到執行完形成柵極氧化物之前的步驟；
例如，在第一步驟S1，在矽襯底100中形成CIS光電二極體PD區域10和淺溝槽隔離70。
第二步驟S2：在矽襯底100上形成輸入輸出器件氧化層30；
第三步驟S3：在器件結構上覆蓋一個高介電材料層；
第四步驟S4：利用光刻及刻蝕處理對高介電材料層進行處理，以留下8T CIS器件中的預定區域的高介電材料層；
例如，在第四步驟S4，留下8T CIS器件中的傳感器電容器60區域上的高介電材料層。
第五步驟S5：執行製造8T CIS器件的後續工藝，從而形成核心器件氧化層40、電容器高介電材料層50和CMOS器件柵極多晶矽20。
優選地，高介電材料層的材料為Al2O3、HfO2、ZrO2中的一種或多種。
圖3示意性地示出了根據本發明優選實施例的8T CIS像素區面積減小的方法的第三示例的流程圖。
如圖3所示，根據本發明優選實施例的8T CIS像素區面積減小的方法的第三示例包括：
第一步驟S1：執行製造8T CIS器件的工藝，直到執行完形成柵極氧化物之前的步驟；
例如，在第一步驟S1，在矽襯底100中形成CIS光電二極體PD區域10和淺溝槽隔離70。
第二步驟S2：在矽襯底100上形成輸入輸出器件氧化層30和核心器件氧化層40；
第三步驟S3：在器件結構上覆蓋一個高介電材料層；
第四步驟S4：利用光刻及刻蝕處理對高介電材料層進行處理，以留下8T CIS器件中的預定區域的高介電材料層；
例如，在第四步驟S4，留下8T CIS器件中的傳感器電容器60區域上的高介電材料層。
第五步驟S5：執行製造8T CIS器件的後續工藝，從而形成電容器高介電材料層50和CMOS器件柵極多晶矽20。
優選地，高介電材料層的材料為Al2O3、HfO2、ZrO2中的一種或多種。
由此，本發明提出了一種通過使用高介電材料取代SiO2來獲得高電容密度的方法，減小了8T CIS中電容器件所佔的面積，從而最終減小晶片的尺寸。
此外，需要說明的是，除非特別說明或者指出，否則說明書中的術語「第一」、「第二」、「第三」等描述僅僅用於區分說明書中的各個組件、元素、步驟等，而不是用於表示各個組件、元素、步驟之間的邏輯關係或者順序關係等。
可以理解的是，雖然本發明已以較佳實施例披露如上，然而上述實施例並非用以限定本發明。對於任何熟悉本領域的技術人員而言，在不脫離本發明技術方案範圍情況下，都可利用上述揭示的技術內容對本發明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬於本發明技術方案保護的範圍內。
而且還應該理解的是，本發明並不限於此處描述的特定的方法、化合物、材料、製造技術、用法和應用，它們可以變化。還應該理解的是，此處描述的術語僅僅用來描述特定實施例，而不是用來限制本發明的範圍。必須注意的是，此處的以及所附權利要求中使用的單數形式「一個」、「一種」以及「該」包括複數基準，除非上下文明確表示相反意思。因此，例如，對「一個元素」的引述意味著對一個或多個元素的引述，並且包括本領域技術人員已知的它的等價物。類似地，作為另一示例，對「一個步驟」或「一個裝置」的引述意味著對一個或多個步驟或裝置的引述，並且可能包括次級步驟以及次級裝置。應該以最廣義的含義來理解使用的所有連詞。因此，詞語「或」應該被理解為具有邏輯「或」的定義，而不是邏輯「異或」的定義，除非上下文明確表示相反意思。此處描述的結構將被理解為還引述該結構的功能等效物。可被解釋為近似的語言應該被那樣理解，除非上下文明確表示相反意思。