包括多個互連電阻層的集成電路電阻器件的製作方法

2024-02-21 06:31:15

專利名稱：包括多個互連電阻層的集成電路電阻器件的製作方法
技術領域：
本公開涉及諸如半導體器件的集成電路器件，並且更具體而言，涉及包括電阻器 件的集成電路器件。
背景技術：
集成電路被廣泛用於許多消費、商業及其他應用。集成電路器件的集成度持續提 高，使得可以在指定集成電路中包括越來越多的諸如電晶體的有源器件和諸如電阻器的無 源器件，該指定集成電路又稱為「晶片」。電阻器件，又稱為「電阻器」或「電阻器件」，被廣泛用於集成電路器件中以提供例 如集成電路器件中的延遲控制和/或高電壓控制。會期望提供具有大電阻和/或可以選擇 的多個不同電阻的電阻器件。不幸的是，具有大電阻和/或多個不同電阻的電阻器件會佔 用集成電路器件的過多面積。

發明內容
這裡所描述的各種實施例提供了一種半導體器件。該半導體器件可以包括半導 體襯底，其包括第一區和第二區；第一電阻層和第二電阻層，其彼此間隔開並且順序堆疊在 第一區的半導體襯底上；第一插塞，其與第一電阻層連接；以及第二插塞，其與第一和第二 電阻層共同連接。在某些實施例中，半導體器件進一步包括第三插塞，第三插塞與第二電阻層連接。在某些實施例中，半導體器件進一步包括第三電阻層，所述第三電阻層與第二電 阻層間隔開並且堆疊在第二電阻層上，其中，第三電阻層與第三插塞連接。在某些實施例中，插塞之中的兩個插塞彼此連接，以提供電阻器件。在某些實施例中，第二電阻層具有比第一電阻層的寬度更小的寬度，以暴露第一 電阻層的一部分。 在某些實施例中，第一插塞被提供到第一電阻層前一端。在某些實施例中，第二插塞被提供到與第一電阻層的一端相對的另一端。在某些實施例中，插塞由具有比電阻層的傳導性更強的傳導性的材料形成。在某些實施例中，半導體器件進一步包括下選擇柵極、多個控制柵極和上選擇柵 極，所述下選擇柵極、多個控制柵極和上選擇柵極順序堆疊在第二區的半導體襯底上，其 中，第一電阻層包括通過與下選擇柵極相同的沉積工藝提供的材料。在某些實施例中，半導體器件進一步包括多個其他電阻層，所述多個其他電阻層 形成在第二電阻層上，其中，多個其他電阻層之中的最上電阻層包括通過與上選擇柵極相同的沉積工藝提供的材料。根據這裡所描述的其他實施例的器件包括第一電阻層和第二電阻層，該第一電阻層和第二電阻層以間隔開的關係更替地堆疊在襯底上。第一傳導插塞與第一電阻層連接， 但沒有與第二電阻層連接。第二傳導插塞與第一和第二電阻層連接。在其他實施例中，第 三傳導插塞與第二電阻層連接，但沒有與第一電阻層連接。在又一些實施例中，提供與第二 電阻層間隔開並且堆疊在第二電阻層上的第三電阻層，其中，第三電阻層與第三傳導插塞 連接。在其他實施例中，選擇傳導插塞中的兩個來提供電阻器件。在又一些實施例中，還在襯底上彼此順序堆疊下選擇柵極、多個控制柵極和上選 擇柵極，並且下選擇柵極、多個控制柵極和上選擇柵極與第一和第二電阻層橫向地間隔開。 第一電阻層和下選擇柵極包括部分公共層。在其他實施例中，多個電阻層之中的最上電阻 層和上選擇柵極包括部分公共層。根據這裡所描述的又一些實施例的器件包括襯底以及以緊密間隔開的關係更替 地堆疊在襯底上的第一、第二和第三電阻層。第二電阻層比第一電阻層窄，以便暴露第一電 阻層的一部分。第三電阻層比第二電阻層窄，以便暴露第二電阻層的一部分。第一傳導插 塞與第一電阻層的暴露部連接並且與第二電阻層連接，但沒有與第三電阻層連接。第二傳 導插塞與第二電阻層的暴露部連接並且與第三電阻層連接，但沒有與第一傳導層連接。在一些實施例中，第一傳導插塞和第二傳導插塞位於第二電阻層的相對的端上。 在其他實施例中，下選擇柵極、多個控制柵極和上選擇柵極以緊密間隔開的關係更替地堆 疊在襯底上，並且與第一、第二和第三電阻層橫向地間隔開。在一些實施例中，第一電阻層 和下選擇柵極包括部分公共層。在其他實施例中，第三電阻層和上選擇柵極包括部分公共 層。


包括附圖以提供對本發明構思的進一步理解，並且這些附圖被併入本說明書中並 且構成本說明書的一部分。這些圖與描述一起示出本發明構思的示例性實施例，用以解釋 本發明構思的原理。在圖中圖1是示出根據各種實施例的半導體器件的橫截面圖；圖2是示出根據各種實施例的半導體器件的頂視平面圖；圖3A至3H是示出形成根據各種實施例的半導體器件的方法的橫截面圖；圖4是示出了包括根據各種實施例的半導體器件的存儲器系統的框圖。
具體實施例方式現在，將在下文中參照附圖更全面地描述本發明，在所述附圖中示出各種實施例。 然而，本發明不應當解釋為受限於這裡所闡述的實施例。相反，提供這些實施例，從而將使 本公開詳盡且完整，並且將本發明的範圍充分傳達給本領域技術人員。在這些圖中，為了清 楚而放大了區域的相對尺寸。相同的附圖標記自始至終表示相同的元件。如這裡所使用的 術語「和/或」包括相關所列項目中的一個或多個的任何和全部組合併且簡寫為「/」。這裡所使用的專業術語僅出於描述具體實施例的目的，而並非意圖限制本發明。 如這裡所使用的，單數形式「一」、「一個」和「該」也旨在包括多個形式，除非上下文中另外清楚指出。進一步將要理解的是，術語「包括」、「具有」、「包含」和/或其變形，在本說明書 中使用時，指明所述特徵、區域、步驟、操作、元件和/或組件的存在，但並不排除一個或多 個其他特徵、區域、步驟、操作、元件、組件和/或其群組的存在或附加。將要理解的是，當元件被提及為「在另一元件上」、「在另一元件之上」、「連接到」、 「耦合到」或「響應於」另一元件(或其變形)時，其可以直接在其他元件上、在其他元件之 上、連接到、耦合到或響應於其他元件，或者可以存在中間元件。相反，當元件被提及為「直 接在另一元件上」、「直接在另一元件之上」、「直接連接到」、「直接耦合到」或「直接響應於」 另一元件(或其變形)時，沒有中間元件存在。將要理解的是，雖然這裡可以使用術語第一、第二等來描述各種元件、組件、區域、 層和/或部件，但這些元件、材料、區域、層和/或部件不應受這些術語限制。這些術語僅用 於區分一個元件、材料、區域、層或部件與另一元件、材料、區域、層或部件。因而，在不背離 本發明教導的情況下，下面討論的第一元件、材料、區域、層或部件也可以稱為第二元件、材 料、區域、層或部件。可以在這裡使用相關性術語，諸如「下」、「上」、「水平的」、「橫向的」和「垂直的」(或
其變形)來描述圖中所示出的一個元件與另一元件的關係。將要理解的是，除了圖中所繪 出的方位以外，這些相關性術語還旨在涵蓋器件的不同方位。例如，術語「水平的」和「垂直 的」被用於表示兩個大致正交的方向，但並非意指特定方位。
這裡，參照作為本發明的理想實施例的示意性圖示的橫截面圖和透視圖來描述本 發明的實施例。這樣，將預料到，作為例如製造技術和/或容限的結果，與圖示的形狀有差 異。因而，本發明的實施例不應解釋為受限於這裡所示出的區域的具體形狀，而是包括例如 由製造得到的形狀的偏差。例如，圖示或描述為平坦的區域一般可以具有粗糙和/或非線 性特徵。此外，圖示的銳角一般可以是圓形的。因而，圖中所示出的區域本質上是示意性的， 並且其形狀並非意圖示出區域的精確形狀並且並非意圖限制本發明的範圍。圖1是示出根據各種實施例的諸如半導體器件的集成電路的橫截面圖。圖2是示 出了根據各種實施例的諸如半導體器件的集成電路的頂視平面圖。參照圖1和2，可以製備諸如包括第一區102和第二區104的半導體襯底100的集 成電路襯底。該襯底可以包括一個或多個單元素和/或化合物半導體襯底和/或層。電阻 器件可以設置在第一區102中，並且存儲器單元可以設置在第二區104中。順序堆疊並且 彼此間隔開的第一電阻層151和第二電阻層152可以設置在第一區102的半導體襯底100 上。第一層間絕緣圖案111可以設置在半導體襯底100與第一電阻層151之間，並且第二 層間絕緣圖案112可以設置在第一電阻層151與第二電阻層152之間。第二電阻層152可 以具有小於(即，可以窄於)第一絕緣層151的寬度，以便暴露第一電阻層151的一部分。 更具體地，第一電阻層151和第二電阻層152可以具有階梯形狀。在半導體襯底100與第 一電阻層151之間設置的第一層間絕緣圖案111可以具有與第一電阻層151相同的寬度， 並且在第一電阻層151與第二電阻層152之間設置的第二層間絕緣圖案112可以具有與第 二電阻層152相同的寬度。與第一電阻層151連接的第一插塞171可以設置成與第二電阻層152分離。換言 之，第一插塞171沒有與第二電阻層152連接。第一插塞171可以提供在第一電阻層151 的一端。可以提供與第一電阻層151和第二電阻層152共同連接的第二插塞172。第二插塞172可以提供在第一電阻層151的另一端。可以提供與第二電阻層152連接的第三插塞173。第三插塞173沒有與第一電阻層151連接。第三插塞173可以提供到與第二電阻層 152中形成有第二插塞172的一端相對的另一端。第一插塞171至第三插塞173以及第一電阻層151和第二電阻層152可以構成電 阻器件。即，可以通過在第一插塞171至第三插塞173之中選擇兩個插塞來提供電阻器件。 例如，當選擇第一插塞171和第三插塞173時，可以提供這樣的電阻器件，該電阻器件從第 一電阻層151中形成有第一插塞171的一端連接到第二電阻層152中形成有第三插塞173 的另一端。電阻器件可以包括彼此垂直地間隔開並且堆疊的上電阻層和下電阻層，並且可 以包括連接上電阻層和下電阻層的插塞。即，電阻器件可以具有垂直多層結構，該垂直多層 結構從下電阻層的一端以及下電阻層的另一端連接到上電阻層的一端以及上電阻層的另 一端。因而，能夠以相同面積實現大電阻，使得可以提高半導體器件的集成度。進一步在第二電阻層152上設置第三電阻層153，並且第三電阻層153可以與第 三插塞173連接。在第二電阻層152與第三電阻層153之間插入第三層間絕緣圖案113， 以使第二電阻層152與第三電阻層153垂直地分離。第三電阻層153可以具有小於(即， 窄於)第二電阻層152的寬度，以便暴露第二電阻層152的一部分。更具體地，第二電阻層 152和第三電阻層153可以具有階梯形狀，並且第三層間絕緣圖案113可以具有與第三電阻 層153相同的寬度。此外，可以提供與第三電阻層153連接的第四插塞174。第四插塞174 可以提供在與第三電阻層153中形成有第三插塞173的一端相對的另一端。當選擇第一插 塞171和第四插塞174以提供電阻器件時，可以提供這樣的電阻器件，該電阻器件具有與第 一電阻層151、第二電阻層152和第三電阻層153連接的垂直多層結構。可以在第三電阻層153上進一步設置第四電阻層154至第六電阻層156，第四電 阻層154至第六電阻層156通過第四層間絕緣層114至第六層間絕緣層116而彼此分離並 且是堆疊的。第四電阻層154至第六電阻層156可以如上所述與第五插塞175和第六插塞 176連接。第一電阻層151至第六電阻層156可以構成電阻層150，並且第一層間絕緣層 111至第六層間絕緣層116可以構成層間絕緣圖案110。電阻層150以及第一插塞171至 第六插塞176可以如上所述提供電阻器件。雖然圖中設置了六個電阻層，但可以存在多於 或少於6個的電阻層並且可以進一步提供連接這些電阻層的插塞。由於電阻器件包括電阻層150和連接電阻層150的第一插塞171至第六插塞176， 所以電阻器件所包括的電阻層150的數目可以根據第一插塞171至第六插塞176的選擇而 變得不同。因而，電阻器件的電阻可以根據第一插塞171至第六插塞176的選擇而變得不 同，並且可以使用相同的電阻器件來體現各種電阻。第一插塞171至第六插塞176可以由具有比電阻層150的傳導性更高的傳導性的 材料形成。換言之，它們是傳導插塞。第一插塞171至第六插塞176可以與第一絕緣層158 上的第一區傳導圖案183至188分別連接。可以在設置於電阻層150中最上面部分上的第 六電阻層156上設置掩模層130。掩模層130可以用作蝕刻停止層。第六電阻層156可以 與穿透第二絕緣層190的第一區通孔插塞191連接，並且第一區通孔插塞191可以與第一 區互連圖案193連接。可以在第二區104的半導體襯底100上設置下選擇柵極(LSG)、多個控制柵極 (CG1-CG4)和上選擇柵極(USG)。雖然圖中示出了四個控制柵極，但是可以提供多於或少於4個的控制柵極。在第一區102上形成的最下層的第一電阻層151可以包括通過與在第二區104上 形成的下選擇柵極(LSG)相同的沉積工藝所提供的材料。因而，第一電阻層151和LSG可 以包括部分公共層。此外，最上層的第六電阻層156可以包括通過與上選擇柵極(USG)相 同的沉積工藝所提供的材料。當在第一電阻層151上進一步存在多個電阻層時，最上電阻 層可以包括通過與上選擇柵極(USG)相同的沉積工藝所提供的材料。因而，第六電阻層156 或最上電阻層USG可以包括部分公共層。通過層間絕緣圖案110而彼此間隔開並且是堆疊的柵極(USG、CG1_CG4、LSG)具有 的上柵極和層間絕緣圖案的寬度可以小於下柵極和層間絕緣圖案的寬度，使得上柵極和層 間絕緣圖案暴露下柵極和層間絕緣圖案的一部分。例如，柵極(USG、CG1-CG4、LSG)和層間 絕緣圖案111至116可以具有階梯形狀的結構，該階梯形狀的結構具有的寬度隨著它們接 近上部而變窄。掩模層130可以設置在上選擇柵極(USG)上。半導體器件包括穿透層間絕緣圖案110和柵極(USG、CG1_CG4、LSG)的有源柱142， 並且有源柱142可以被設置成與半導體襯底100的頂表面接觸。可以在有源柱142與柵極 (USG、CG1-CG4、LSG)的側壁之間設置柵極絕緣層134。柵極絕緣層134可以設置在有源柱 142與層間絕緣圖案110的側壁之間。可以在有源柱142上設置漏區(D)。可以在有源柱 142的上部上設置位線傳導圖案181。位線傳導圖案181可以設置在漏區(D)上。控制柵極(CG1-CG4)和下選擇柵極(LSG)可以通過柵極插塞170而與在第一絕緣 層158上設置的第二區傳導圖案182連接。上選擇柵極(USG)可以通過穿透層間絕緣層 190的第二區通孔插塞192而與第二區互連圖案194連接。圖3A至3H是示出根據各種實施例的形成半導體器件的方法的橫截面圖。參照圖3A，製備包括第一區102和第二區104的半導體器件100。例如，可以在第 一區102上形成電阻器件的外圍電路，並且可以在第二區104上形成存儲器單元。半導體 襯底100可以包括單晶結構的半導體(例如，ρ型矽晶片)。然而，可以使用其他單一的和 /或化合物半導體襯底和/或層。半導體襯底100可以包括由不同傳導類型的雜質區電隔 離的區域。可以在半導體襯底100上交替形成層間絕緣圖案110和材料層120。結果，可以 形成通過層間絕緣圖案Iio而彼此間隔開並且是堆疊的材料層120。材料層120可以由例如摻雜多晶矽的一種或多種傳導材料形成。雖然圖中示出了 6個材料層，但是可以進一步提供多於或少於6個的材料層。可以在最上層的材料層126上形成掩模層130。掩模層130可以包括能夠用作蝕 刻停止層的氮化矽層。層間絕緣層Iio可以包括使用化學氣相沉積(CVD)法、物理氣相沉 積(PVD)法和/或原子層沉積(ALD)而形成的氧化矽層。參照圖3B，對掩模層130、材料層120和層間絕緣圖案110進行構圖，以形成暴露 半導體襯底100頂表面的第一開口 132。如果開口 132被形成為傾斜的，則在第二區104上形成的單元的溝道長度可以變 得不同。為了使其減小或最小化，可以使用各向異性蝕刻技術來執行用於形成開口 132的 構圖工藝，從而使開口 132具有垂直側壁。參照圖3C，可以在開口 132的內側上保形地形成柵極絕緣層134。可以在第一區102和第二區104的掩模層130上形成柵極絕緣層134。柵極絕緣層134可以是氧化矽層和/或氮化矽層。柵極絕緣層134可以包括用於存儲數據的薄膜。例如，柵極絕緣層134 可以包括順序堆疊的阻擋絕緣層、電荷儲存層和隧道絕緣層。電荷儲存層可以包括包含有 電荷陷阱位置的氮化矽層和/或氧氮化矽層，並且能夠用作用於存儲數據的薄膜。隧道絕 緣層可以包括通過化學氣相沉積(CVD)法形成的熱氧化層和/或氧化矽層。阻擋絕緣層可 以包括具有比隧道絕緣層高的介電常數的至少一種材料。參照圖3D，可以在開口 132的內側形成間隔物140作為蝕刻掩模。間隔物140可 以被形成為覆蓋開口 132中的柵極絕緣層134。這樣，可以在蝕刻柵極絕緣層134的後續構 圖工藝中使柵極絕緣層134的蝕刻損傷減小或最小化。間隔物140可以包括在使柵極絕緣 層134的蝕刻損傷減小或最小化的同時能夠被去除的材料。例如，當柵極絕緣層134是氧 化矽層時，間隔物140可以由氮化矽層形成。
參照圖3E，可以使用間隔物140作為蝕刻掩模來去除暴露的柵極絕緣層134。在 開口 132的底部可以暴露出半導體襯底100的頂表面。之後，可以去除間隔物140。接著，可以形成填充開口 132的有源柱142。有源柱142可以由與半導體襯底100 相同的材料形成。例如，有源柱142和半導體襯底100可以是由連續連接的單晶結構的矽。 可以使用外延技術來形成有源柱142。這樣，可以從半導體襯底100生長有源柱142。參照圖3F，可以在第一區102和第二區104上形成的材料層120和層間絕緣圖案 110上執行蝕刻工藝。由於蝕刻工藝而使得材料層120和層間絕緣圖案110可以具有階梯 形狀的結構，該階梯形狀的結構具有的寬度隨著其接近上部而變窄。第一區102的具有階 梯結構的材料層120可以構成電阻層150。第二區104的最上材料層126可以構成上選擇 柵極(USG)，並且第二區104的最下材料層121可以構成下選擇柵極(LSG)。在第二區104 的最下層的材料層121與最上層的材料層126之間設置的材料層122至125可以構成控制 柵極(CG1-CG4)。可以在第一區102和第二區104的半導體襯底100上形成第一絕緣層158。第一 絕緣層158可以包括通過化學氣相沉積(CVD)法、物理氣相沉積(PVD)法和/或原子層沉 積(ALD)法而形成的氧化矽層。在形成第一絕緣層158之後，可以使用掩模層130作為蝕 刻停止層來執行平坦化工藝。可以使用化學機械拋光(CMP)工藝和/或回蝕刻工藝來執行 平坦化工藝。將雜質注入到暴露的有源柱142的上部，以形成漏區(D)。對第二區104的最上部 的材料層126進行構圖以形成上選擇柵極(USG)線。上選擇柵極(USG)能夠將有源柱142 彼此一維地連接。在上選擇柵極(USG)上形成絕緣層，然後在該絕緣層上執行平坦化工藝， 以電隔離上選擇柵極(USG)線。參照圖3G，對第一絕緣層158進行構圖，以在第一區102上形成第一接觸孔161至 第六接觸孔166。電阻層150可以包括一端以及與該一端相對的另一端(即，相對端)。可 以形成穿透第一絕緣層158並暴露第一電阻層151的一端的第一接觸孔161。第二接觸孔 162可以被形成為同時暴露第一電阻層151的另一端和第二電阻層152的一端。第三接觸 孔163可以被形成為同時暴露第二電阻層152的另一端和第三電阻層153的一端。第四接 觸孔164可以被形成為同時暴露第三電阻層153的另一端和第四電阻層154的一端。第五 接觸孔165可以被形成為同時暴露第四電阻層154的另一端和第五電阻層155的一端。第 六接觸孔166可以被形成為同時暴露第五電阻層155的另一端和第六電阻層156的一端。雖然圖中示出了 6個電阻層，但是可以提供多於或少於6個的電阻層並且可以形成多於或 少於6個的接觸孔。對第一絕緣層158進行構圖，以形成柵極接觸孔160，該柵極接觸孔160暴露控制 柵極(CG1-CG4)的一部分和下選擇柵極(LSG)的一部分。參照圖3H，可以在包括於第一接觸孔161至第六接觸孔166中以及柵極接觸孔 160中的第一半導體襯底100上形成第一傳導層。第一傳導層可以包括通過化學氣相沉積 (CVD)、物理氣相沉積(PVD)和/或原子層沉積(ALD)而 形成的鎢。使用掩模層130作為蝕 刻停止層來執行平坦化工藝。可以使用化學機械拋光(CMP)工藝和/或回蝕刻工藝來執行 該平坦化工藝。可以通過填充第一接觸孔161至第六接觸孔166，分別形成第一插塞171 至第六插塞176。此外，可以通過填充柵極接觸孔160來形成柵極插塞170。第一插塞171 至第六插塞176以及柵極插塞170可以由具有比電阻層150的傳導性更高的傳導性的材料 (即傳導材料)來形成。可以在半導體襯底100上形成第二傳導層。該第二傳導層可以包括通過化學氣相 沉積(CVD)、物理氣相沉積(PVD)和/或原子層沉積(ALD)而形成的鋁。對第一區102的第 二傳導層進行構圖，以形成與第一插塞171至第六插塞176連接的第一區傳導圖案183至 188。對第二區104的第二傳導層進行構圖，以形成與柵極插塞170連接的第二區傳導圖案 182以及與漏區(D)連接的位線傳導圖案181。參照圖1來描述根據各種實施例的形成半導體器件的方法。參照圖1，可以形成有位線傳導圖案181、第二區傳導圖案182以及第一區傳導圖 案183至188的半導體襯底100上，形成第二絕緣層190。第二絕緣層190可以包括通過化 學氣相沉積(CVD)、物理氣相沉積(PVD)和/或原子層沉積(ALD)而形成的氧化矽層。對第一區102的第二絕緣層190和掩模層130進行構圖，以形成暴露第六電阻層 156的第一區通孔接觸孔。此外，對第二區104的第二絕緣層190和掩模層130進行構圖， 以形成暴露上選擇柵極(USG)的第二區通孔接觸孔。接著，可以在第二絕緣層190上形成第三傳導層。第三傳導層可以包括通過化學 氣相沉積(CVD)、物理氣相沉積(PVD)和/或原子層沉積(ALD)而形成的鎢。使用第二絕緣 層190作為蝕刻停止層來執行平坦化工藝，以形成第一區通孔插塞191和第二區通孔插塞 192。可以在第二絕緣層190上形成第四傳導層。該第四傳導層可以包括通過化學氣相 沉積(CVD)、物理氣相沉積(PVD)和/或原子層沉積(ALD)而形成的鋁。對第四傳導層進 行構圖，以形成與第一區通孔插塞191連接的第一區互連圖案193以及與第二區通孔插塞 192連接的第二區互連圖案194。結果，可以在第一區102上形成有包括彼此垂直地間隔開並且是堆疊的電阻層 150的電阻器件和將電阻層150彼此連接的第一插塞171至第六插塞176。可以通過在第 一插塞171至第六插塞176之中選擇兩個插塞來提供電阻器件。例如，當選擇第一插塞171 和第三插塞173時，電阻器件能夠實現這樣的電阻器，該電阻器連接到與第一插塞171連接 的第一電阻層151以及與第三插塞173連接的第二電阻層152。電阻器件包括多個電阻層 150彼此垂直地間隔開並且是堆疊的結構，並且能夠以相同面積實現大電阻。因而，能夠減 小電阻圖案的面積，並且能夠實現高集成度的半導體器件。
另外，電阻器件的電阻可以根據第一插塞171至第六插塞176的選擇而變得不同。作為上述的可替選方案，如果選擇第一插塞171和第四插塞174，則電阻器件能夠實現與第 一電阻層151、第二電阻層152和第三電阻層153連接的電阻器，並且可以進一步包括第三 電阻層152。因而，電阻器件可以具有比上述電阻器件更大的電阻。以此方式，根據這裡所 描述的各種實施例的半導體器件能夠根據插塞的選擇來實現各種電阻。此外，如上所述，能夠與存儲器單元同時形成電阻層150。因而，無需附加工藝並且 能降低半導體器件的生產成本。圖4是示出包括根據這裡所描述的各種實施例的半導體器件的存儲器系統的框 圖。參照圖4，存儲器系統1000包括與系統總線1360電連接的存儲器器件1100和存 儲器控制器1200、中央處理單元(CPU) 1500、用戶接口 1600和電源1700。存儲器系統1000 可以包括在上述任何實施例中公開的半導體器件。存儲器器件1100通過存儲器控制器1200存儲從用戶接口 1600提供的和/或由 中央處理單元(CPU) 1500處理的數據。存儲器器件1100可以包括固態磁碟(SSD)並且 在此情況下，存儲器系統1000的寫入速度會變得相當高。根據這裡所描述的各種實施例 的半導體器件可以應用於上述存儲器器件1100、存儲器控制器1200和/或中央處理單元 (CPU)1500。雖然圖中未示出，但存儲器系統可以進一步包括應用晶片組、相機圖像處理器和/ 或移動DRAM。此外，存儲器系統1000可以應用於PDA、可攜式計算機、web平板、無線電話、移動 電話、數位音樂播放器、存儲卡和/或能夠在無線環境中發送/或接收數據的所有設備。多層結構的電阻器件被實現成減小電阻器件的面積，從而提供高集成度的半導體 器件。形成能夠實現各種電阻的電阻器件，以提供具有高質量的半導體器件。這裡連同上面的描述和附圖一起公開了許多不同實施例。將要理解的是，對這些 實施例的每個組合和子組合進行文字描述和圖解說明將會是重複過多並且混亂的。因此， 包括附圖的本說明書應當解釋為由這裡所描述的實施例以及製作和使用它們的方式和工 藝的所有組合和子組合的完整書面描述構成，並且應支持對任何這樣的組合或子組合的權 利要求。在附圖和說明書中，公開了本發明的實施例，雖然採用了特定術語，但它們僅用於 一般描述性意義並且不意圖限制所附權利要求書中所闡述的本發明的範圍。
權利要求
一種半導體器件，包括半導體襯底，所述半導體襯底包括第一區和第二區；第一電阻層和第二電阻層，所述第一電阻層與所述第二電阻層彼此間隔開並且順序堆疊在所述第一區的所述半導體襯底上；第一插塞，所述第一插塞與所述第一電阻層連接；以及第二插塞，所述第二插塞與所述第一電阻層和第二電阻層共同連接。
2.根據權利要求1所述的半導體器件，進一步包括第三插塞，所述第三插塞與所述第 二電阻層連接。
3.根據權利要求2所述的半導體器件，進一步包括第三電阻層，所述第三電阻層與所 述第二電阻層間隔開並且堆疊在所述第二電阻層上，其中，所述第三電阻層與所述第三插 塞連接。
4.根據權利要求3所述的半導體器件，其中，所述插塞之中的兩個插塞彼此連接，以提 供電阻器件。
5.根據權利要求1所述的半導體器件，其中，所述第二電阻層具有的寬度小於所述第 一電阻層的寬度，以暴露所述第一電阻層的一部分。
6.根據權利要求1所述的半導體器件，其中，所述第一插塞被提供到所述第一電阻層的一端。
7.根據權利要求6所述的半導體器件，其中，所述第二插塞被提供到與所述第一電阻 層的所述一端相對的另一端。
8.根據權利要求1所述的半導體器件，其中，所述插塞由具有比所述電阻層的傳導性 更高的傳導性的材料形成。
9.根據權利要求1所述的半導體器件，進一步包括順序堆疊在所述第二區的半導體 襯底上的下選擇柵極、多個控制柵極、以及上選擇柵極，其中，所述第一電阻層包括通過與 所述下選擇柵極相同的沉積工藝所提供的材料。
10.根據權利要求9所述的半導體器件，進一步包括形成在所述第二電阻層上的多個 其他電阻層，其中，所述多個其他電阻層之中的最上電阻層包括通過與所述上選擇柵極相 同的沉積工藝所提供的材料。
全文摘要
本發明提供了一種包括多個互連電阻層的集成電路電阻器件。該半導體器件包括半導體襯底，所述半導體襯底包括單元區和外圍電路區；第一電阻層和第二電阻層，所述第一電阻層和所述第二電阻層彼此間隔開並且順序堆疊在外圍電路區的半導體襯底上；第一插塞，所述第一插塞與第一電阻層連接；以及第二插塞，所述第二插塞與第一電阻層和第二電阻層共同連接。
文檔編號H01L27/105GK101826522SQ20101012830
公開日2010年9月8日 申請日期2010年3月3日 優先權日2009年3月3日
發明者金鐘源 申請人:三星電子株式會社