串行通信數據的接口結構的製作方法
2024-02-13 14:57:15 3
專利名稱：串行通信數據的接口結構的製作方法
技術領域：
本實用新型涉及一種集成電路設計實現，特別涉及一種高速低功耗的串行通信數據的接口結構。
背景技術：
隨著現代數字通信技術的飛速發展，速率在5Gbit/s以上的互聯技術正得到越來越廣泛的應用，如通信系統高速背板、通信系統背板間互聯、區域網、通信設備間甚短距離光互聯(VSR)、SATA高速傳輸標準、Express PCI2. 0以及USB3. 0協議等。這些互聯方式往往需要高速、低功耗、廉價的集成電路支持，以達到較高的性能價格比。上述高速數字通信系統一般採用串行方式傳輸數據，但是並不提供專門的時鐘通道，而必須從數據信號中提取出時鐘信號，使其與內容數據分離。在光纖通信系統、SATA高速傳輸系統、Express PCI 2. 0以及USB 3. 0系統中具有類似的情況。由於高速數據接收要求響應時間快速，在如圖1所示的現有高速數據接收架構中，通常使用數據傳輸速率頻率上沒有相應的頻譜分量、且非歸零編碼(NRZI)的數據信號作為輸入數據。但是該種架構中，恢復時鐘的抖動較大，系統要據此獲取穩定的數據必須經過多路過採樣，以及仲裁電路的進行邏輯判斷處理。具體地，由鎖相環(PLL)產生接收架構中各模塊所需的系統時鐘信號；再通過延遲鎖相環(DLL)產生其等延時相位的多路過採樣時鐘，並輸出至多路過採樣電路。多路過採樣電路主要解決時鐘與輸入數據的抖動問題。一般使用四路或八路過採樣，使得其接收器能夠從輸入數據中正確地進行數據提取。通常，針對每一路過採樣時鐘， 接收器從輸入數據中提出一組數據，並輸送到一個單獨的時鐘域中；再把所有提取到的多路數據，分別送到FIFO存儲器等待進一步的處理。仲裁電路根據多路過採樣電路所產生的多路數據輸出，判斷其中之一為對應系統時鐘的正確數據，並將該同步數據通過數據接口向外部輸出。上述現有高速數據接收架構中，系統結構複雜；採用高速時鐘處理整個過採樣電路時，使用的過採樣路數越多，電路所消耗的能量就越多；專用集成電路(ASIC)實現所佔的晶片面積越大，成本越高。這與現代數字通信的高速、低功耗、廉價的要求不相符。例如使用如此架構實現的通用USB2. 0物理層(PHY)，在高速工作時會消耗約60mA 的電流，對於一般應用問題不大，但對如集成圖像感應器CIS來說是一個巨大的熱源，它將嚴重影響圖像感應器俘獲的圖像質量。
實用新型內容本實用新型的目的是提供一種串行通信數據的接口結構，能夠將接收數據與系統時鐘完全同步，在專用集成電路ASIC的實現面積相近的情況下，降低高速數據恢復系統的功耗，並減少ASIC後端涉及時序收斂的難度。為了達到上述目的，本實用新型的技術方案是提供一種串行通信數據的接口結構，包含單路採樣模塊，分別與所述單路採樣模塊連接的時鐘數據恢復模塊、多時鐘自動同步處理模塊；所述時鐘數據恢復模塊接收輸入數據，將其中的內容數 據和時鐘頻率信號CLK分離開來，並分別輸出至所述單路採樣模塊；所述單路採樣模塊根據時鐘頻率信號CLK對內容數據進行預採樣處理，並將預採樣數據輸出至多時鐘自動同步處理模塊進行同步處理；所述單路採樣模塊還根據所述多時鐘自動同步處理模塊反饋的一路調整時鐘 CLKl，對所述內容數據進行精確採樣。所述串行通信數據的接口結構，還包含與所述輸入數據及外部的輸入時鐘分別連接的鎖相環；所述鎖相環通過鎖定相位，實現所述輸入時鐘的倍頻，得到與所述輸入數據同步的、具有系統最高頻率的系統時鐘；所述系統時鐘分別輸出至所述時鐘數據恢復模塊、單路採樣模塊和多時鐘自動處理模塊。所述時鐘數據恢復模塊是根據所述系統時鐘，來分離所述輸入數據，得到其中的內容數據和時鐘頻率信號CLK ；所述時鐘頻率信號CLK具有與所述鎖相環輸出的系統時鐘相同的系統最高頻率。所述串行通信數據的接口結構，還包含與所述多時鐘自動同步處理模塊連接的數據接口模塊；所述多時鐘自動同步處理模塊根據所述預採樣數據和系統時鐘進行同步處理，得到反饋至單路採樣模塊的所述調整時鐘CLK1，還得到一路目標時鐘CLK2輸出至所述數據接口模塊。所述多時鐘自動同步處理模塊分別輸出的所述調整時鐘CLKl與目標時鐘CLK2是所述系統時鐘的低速分頻信號。所述單路採樣模塊還與所述數據接口模塊連接；所述單路採樣模塊根據調整時鐘 CLKl，獲得與所述目標時鐘CLK2同步的精確採樣數據，並輸出至所述數據接口模塊。所述精確採樣數據至少有一個對應系統最高時鐘周期的建立時間與保持時間。所述系統最高時鐘周期是所述系統時鐘的周期，即所述系統最高頻率的倒數。所述數據接口模塊根據目標時鐘CLK2，對所述單路採樣模塊輸出的精確採樣數據再次採樣，得到向所述接收接口架構外部輸送的輸出數據。與現有技術相比，本實用新型所述串行通信數據的接口結構，摒棄了多路過採樣及仲裁電路的設置，其優點在於本實用新型使用單路採樣的異步技術，與多時鐘自動同步相結合的技術，根據時鐘數據恢復模塊(CDR)輸出的、由輸入數據中提取出的原有時鐘頻率信號CLK，對內容數據進行預採樣；由多時鐘自動同步處理模塊對預採樣數據和系統時鐘進行同步，並反饋調整時鐘CLKl至單路採樣模塊，進一步對內容數據進行精確採樣，獲得與目標時鐘CLK2完全同步的精確採樣數據，實現了時鐘域異步與同步的結合，提高了效率。本實用新型由於使用了上述時鐘域異步與同步結合的技術，在專用集成電路ASIC 實現面積相似的情況下，物理層(PHY)實現的功率消耗減低大於70%，超過了國際上現有的實現架構所達的水平，又極大程度地減少高速信號對ASIC晶片內部其他電路的幹擾，降低晶片內部模塊的布局(FloorPlan)與布線(Route)的要求，節約了能耗，也降低了生產成本。
圖1是現有通用的高速數據接收架構的示意圖。圖2是本實用新型串行通信數據的接口結構的示意圖。
具體實施方式
以下結合附圖2說明本實用新型串行通信數據的接口結構的具體實施方式
。首先，從外部接收的輸入時鐘通過鎖相環(PLL) 10產生具有系統最高頻率的系統時鐘。該鎖相環(PLL)IO是一個相位反饋自動控制模塊，具有時鐘同步和相位鎖定的功能， 其通過鎖定相位實現輸入時鐘倍頻，得到與輸入數據同步的所述系統時鐘。同步後的系統時鐘分別輸出至本實用新型中時鐘數據恢復模塊(CDR)20、單路採樣模塊30和多時鐘自動處理模塊。上述輸入數據還與開環的時鐘數據恢復模塊(⑶R) 20連接，該時鐘數據恢復模塊 (CDR)20根據系統時鐘，把輸入數據中的內容數據和時鐘頻率信號CLK分離開來，並分別輸出至單路採樣模塊30。該分離出的時鐘頻率信號CLK具有與鎖相環(PLL)IO輸出的系統時鐘相同的系統最高頻率，但時鐘頻率信號CLK的相位隨輸入到時鐘數據恢復模塊(CDR) 20 的輸入數據變化而變化。根據該時鐘頻率信號CLK，單路採樣模塊30對所述內容數據進行預採樣，並輸出預採樣數據到多時鐘自動同步處理模塊40。根據系統時鐘，所述多時鐘自動同步處理模塊40將接收的預採樣數據進行同步處理，並反饋一路調整時鐘CLKl給單路採樣模塊30，同時還輸出一路目標時鐘CLK2至數據接口模塊50。該兩路輸出的時鐘CLKl和CLK2均為多時鐘自動同步處理模塊40相對於所述系統時鐘的低速分頻信號，但調整時鐘CLKl與目標時鐘CLK2之間沒有必然聯繫。所述單路採樣模塊30根據調整時鐘CLK1，再次對時鐘數據恢復模塊(⑶R) 20輸出的內容數據進行精確採樣，並將結果也輸出至數據接口模塊50。由於多時鐘自動同步處理模塊40能夠對輸入其內部的各個時鐘自動進行同步， 其中，各個高速時鐘域內的數據，可自動同步於低速時鐘；在低速時鐘域內，使高速數據至少有一個對應高速時鐘周期的建立時間(setup time)和保持時間(hold time)。根據本實用新型所述，高速時鐘域包含系統時鐘和時鐘數據恢復模塊(CDR) 20輸出的時鐘頻率信號CLK，而低速時鐘包含調整時鐘CLKl與目標時鐘CLK2。高速數據包含時鐘數據恢復模塊(CDR) 20輸出的所述內容數據；而預採樣數據和精確採樣數據不一定為高速數據。因此，經過預採樣、同步處理、反饋和精確採樣之後，數據接口模塊50最終接收的精確採樣數據與目標時鐘CLK2是完全同步的，在該精確採樣數據為高速數據時，其中至少包含一個對應系統最高時鐘周期的建立時間與保持時間。由於時鐘頻率信號CLK會根據輸入數據不斷變化，所述系統最高時鐘周期即是指所述系統時鐘的周期，具體為系統最高頻率的倒數，是一固定值。[0039]數據接口模塊50在目標時鐘CLK2的作用下，對所述單路採樣模塊30輸出的精確採樣數據再次採樣，得到最終的輸出數據。
例如，將本實用新型上述串行通信數據的接口結構，應用在USB2. 0的UTMI協議下，作為物理層(PHY)的接收接口時在0. 13um CMOS工藝下UTMI的消耗電流為15mA，其專用集成電路ASIC的面積為0. 42平方毫米。而若採用背景技術中通用的高速數據接收架構，在0. 13um CMOS工藝下UTMI的消耗的電流為60mA，ASIC面積為0. 36平方毫米。可見，在專用集成電路ASIC的實現面積相近的情況下，本實用新型能夠降低高速數據恢復系統的功耗75%。綜上所述，摒棄了現有技術中多路過採樣及仲裁電路的設置，本實用新型所述串行通信數據的接口結構，使用單路採樣的異步技術，與多時鐘自動同步相結合的技術，根據時鐘數據恢復模塊(CDR) 20輸出的、由輸入數據中提取出的原有時鐘頻率信號CLK，對內容數據進行預採樣；由多時鐘自動同步處理模塊40對預採樣數據和系統時鐘進行同步，並反饋調整時鐘CLKl至單路採樣模塊30，進一步對內容數據進行精確採樣，獲得與目標時鐘 CLK2完全同步的精確採樣數據，實現了時鐘域異步與同步的結合，提高了效率。本實用新型由於使用了上述時鐘域異步與同步結合的技術，在專用集成電路ASIC 實現面積相似的情況下，物理層(PHY)實現的功率消耗減低大於70%，超過了國際上現有的實現架構所達的水平，又極大程度地減少高速信號對ASIC晶片內部其他電路的幹擾，降低晶片內部模塊的布局(FloorPlan)與布線(Route)的要求，節約了能耗，也降低了生產成本。儘管本實用新型的內容已經通過上述優選實施例作了詳細介紹，但應當認識到上述的描述不應被認為是對本實用新型的限制。在本領域技術人員閱讀了上述內容後，對於本實用新型的多種修改和替代都將是顯而易見的。因此，本實用新型的保護範圍應由所附的權利要求來限定。
權利要求1.一種串行通信數據的接口結構，其特徵在於，包含單路採樣模塊(30)，分別與所述單路採樣模塊(30 )連接的時鐘數據恢復模塊(20 )、多時鐘自動同步處理模塊(40 )；所述時鐘數據恢復模塊(20)接收輸入數據，將其中的內容數據和時鐘頻率信號CLK分離開來，並分別輸出至所述單路採樣模塊(30)；所述單路採樣模塊(30)根據時鐘頻率信號CLK對內容數據進行預採樣處理，並將預採樣數據輸出至多時鐘自動同步處理模塊(40 )進行同步處理；所述單路採樣模塊(30 )還接收所述多時鐘自動同步處理模塊(40 )反饋輸出的一路調整時鐘CLKl，對所述內容數據進行精確採樣處理，並得到精確採樣數據。
2.如權利要求1所述串行通信數據的接口結構，其特徵在於，還包含與外部的輸入時鐘連接的鎖相環(10)，其進行相位鎖定處理，並輸出所述輸入時鐘的倍頻；所述鎖相環(10)還與所述輸入數據連接，並輸出與所述輸入數據同步的、具有系統最高頻率的系統時鐘；所述系統時鐘分別輸出至所述時鐘數據恢復模塊(20)、單路採樣模塊(30)和多時鐘自動處理模塊。
3.如權利要求2所述串行通信數據的接口結構，其特徵在於，還包含與所述多時鐘自動同步處理模塊(40)連接的數據接口模塊(50)；所述多時鐘自動同步處理模塊(40)根據所述預採樣數據和系統時鐘進行同步處理，得到反饋至單路採樣模塊(30)的作為所述系統時鐘的低速分頻信號的所述調整時鐘CLK1， 還得到作為所述系統時鐘的另一路低速分頻信號的目標時鐘CLK2輸出至所述數據接口模塊(50)。
4.如權利要求3所述串行通信數據的接口結構，其特徵在於，所述單路採樣模塊(30) 還與所述數據接口模塊(50)連接；所述單路採樣模塊(30)根據調整時鐘CLK1，獲得與所述目標時鐘CLK2同步的、包含至少一個對應所述系統時鐘的周期的建立時間與保持時間的精確採樣數據，並輸出至所述數據接口模塊(50 )。
5.如權利要求4所述串行通信數據的接口結構，其特徵在於，所述數據接口模塊(50) 根據目標時鐘CLK2，對所述單路採樣模塊(30)輸出的精確採樣數據再次採樣，得到向所述接收接口架構外部輸送的輸出數據。
專利摘要一種高速低功耗的串行通信數據的接口結構，摒棄了多路過採樣及仲裁電路的設置，通過使用單路採樣的異步與多時鐘自動同步相結合的技術，由輸入數據中提取原有的時鐘頻率信號CLK，對內容數據進行預採樣；對預採樣數據和系統時鐘進行同步後，反饋調整時鐘CLK1至單路採樣模塊，使對內容數據進行精確採樣的結果與目標時鐘CLK2完全同步，實現了時鐘域異步與同步的結合，提高了效率。還在專用集成電路ASIC實現面積相似的情況下，使物理層(PHY)實現的功率消耗減低大於70%，超過了國際上現有實現架構所達的水平，減少了高速信號對ASIC晶片內部其他電路的幹擾，降低晶片內部模塊的布局與布線的要求，節約了能耗，也降低了生產成本。
文檔編號H03L7/08GK202094873SQ20102053848
公開日2011年12月28日 申請日期2010年9月21日 優先權日2010年9月21日
發明者吳鈺淳, 周正偉, 職春星 申請人:崑山芯視訊電子科技有限公司