一種高速脈衝信號傳輸系統的製作方法
2023-10-05 21:30:44 2
一種高速脈衝信號傳輸系統的製作方法
【專利摘要】本實用新型通過採用FPGA對高速信號數據進行壓縮處理、RAM作為字典、DDRⅡ讀取和存儲壓縮編碼數據以及PMC接插件對編碼數據進行傳輸；由於PMC接插件的數據傳輸速度快以及DDR的讀寫速度也較快，DDR本身的尺寸較小，且比NANDFLASH有著很大的價格優勢，從而本實用新型較現有技術達到了縮小硬體尺寸、提高讀寫速度以及降低硬體成本的效果。
【專利說明】一種局速脈衝信號傳輸系統
【技術領域】
[0001]本實用新型涉及一種高速脈衝信號傳輸系統，屬於無損數據壓縮及傳輸的領域。【背景技術】
[0002]高速信號數據的採集和傳輸是數位訊號處理過程中的一個重要環節，已經廣泛應用於雷達、聲納、信號探測等領域。在低速數據採集領域，系統要求的採樣速率低，數據傳輸量小，系統的實現較容易；在高速數據採集領域，系統要求的採樣速率高，採樣精度高，而且是連續採樣，數據傳輸量大，並且要實時傳輸，從而導致高速實時信號傳輸成了系統構建必須克服的關鍵問題。而脈衝信號是高速數位訊號處理過程中的一個重要部分，高速脈衝信號已經廣泛應用於雷達、聲納、信號探測等領域。很多時候需要對脈衝信號長時間採樣分析，龐大的數據量給數據傳輸、存儲和處理帶來極大的挑戰，通過數據壓縮技術可以緩解數據傳輸和存儲系統的壓力。
[0003]數據壓縮技術可以更加快速、高效的傳輸信息，其中數據壓縮技術一般可以分為有損壓縮和無損壓縮兩種。有損壓縮後的數據進行重構與原來的數據有所不同，被廣泛應用於語音、圖像和視頻數據的壓縮；而對於文本數據，程序和雷達信號的壓縮則必須採用無損壓縮。無損壓縮是利用數據的冗餘度壓縮，壓縮後的數據進行重構與原來的數據完全相同；多數的數據採集系統因被測對象的不確定性則需要採用無損數據壓縮。
[0004]儘管目前常用的高速信號採集及存儲系統可以很好的處理高速脈衝信號，如專利CN 101807214 A公開的一種基於FPGA的高速信號採集存儲及回放裝置，該專利採用NANDFLASH存儲陣列存儲通過採用LZW算法無損壓縮的數據，其缺點如下:1)為了實現大容量存儲和高速度處理，該專利採用了多個NAND FLASH存儲陣列，導致硬體體積龐大；2) NANDFLASH存儲讀寫速度比較慢，在寫NAND FLASH前需要一定的擦除時間，就極大的影響了傳輸速度；3)單塊NAND FLASH存儲陣列的價格較高，採用多塊NAND FLASH存儲陣列就大幅度的增加了硬體成本。
【發明內容】
[0005]本實用新型目的是提供一種高速信號傳輸系統，通過採用FPGA對高速信號數據進行壓縮處理、RAM作為字典、DDR讀取和存儲壓縮編碼數據以及PMC接插件對編碼數據進行傳輸，從而實現了縮小硬體尺寸、提高讀寫速度以及降低硬體成本的目的。
[0006]本實用新型的高速信號傳輸系統包括:差分晶振、分頻器、A/D模數轉換器、FPGA、RAM、DDR和PMC接插件，其中，差分晶振與分頻器的輸入端相連，分頻器的兩路輸出端又分別連接A/D模數轉換器和FPGA ；A/D模數轉換器、FPGA和PMC接插件順序連接；RAM和DDR又分別與FPGA相連；
[0007]差分晶振用來產生時鐘信號，並將該時鐘信號輸送至與其相連的分頻器；
[0008]分頻器將差分晶振產生的時鐘信號分成兩路同源時鐘信號，並分別分配給A/D模數轉換器和FPGA ；[0009]A/D模數轉換器以分頻器發送來的同源時鐘信號的頻率對輸入的模擬信號進行採樣，並將採樣得到的脈衝數據發送至FPGA ；
[0010]RAM按照地址與編碼對應的方式構建字典，將FPGA發送來的編碼數據存儲到字典中；
[0011]FPGA根據分頻器發送來的同源時鐘信號頻率，接收A/D模數轉換器發送來的脈衝數據，通過反覆調用RAM中的字典，對脈衝數據進行編碼，生成包含地址與編碼的編碼數據後存入RAM中的字典中；然後將編碼發送到DDR中；
[0012]DDR接收來自FPGA的編碼，並存儲該編碼；
[0013]PMC接插件作為轉接頭，在FPGA的控制下將生成的編碼從DDR中實時傳輸到外部。
[0014]本實用新型通過採用FPGA對高速信號數據進行壓縮處理、RAM作為字典、DDR讀取和存儲壓縮編碼數據以及PMC接插件對編碼數據進行傳輸；由於PMC接插件的數據傳輸速度快以及DDR的讀寫速度也較快，DDR本身的尺寸較小，且比NAND FLASH有著很大的價格優勢，從而本實用新型較現有技術達到了縮小硬體尺寸、提高讀寫速度以及降低硬體成本的效果。
【專利附圖】
【附圖說明】
[0015]圖1為本實用新型高速信號傳輸系統框圖。
【具體實施方式】
[0016]本實用新型的高速信號傳輸系統包括:差分晶振、分頻器、A/D模數轉換器、FPGA、RAM、DDR和PMC接插件，其中，差分晶振與分頻器的輸入端相連，分頻器的兩路輸出端又分別連接A/D模數轉換器和FPGA ；A/D模數轉換器、FPGA和PMC接插件順序連接；RAM和DDR又分別與FPGA相連；
[0017]差分晶振用來產生時鐘信號，並將該時鐘信號輸送至與其相連的分頻器；
[0018]分頻器將差分晶振產生的時鐘信號分成兩路同源時鐘信號，並分別分配給A/D模數轉換器和FPGA ；
[0019]A/D模數轉換器以分頻器發送來的同源時鐘信號的頻率對輸入的模擬信號進行採樣，並將採樣得到的脈衝數據發送至FPGA ；
[0020]RAM按照地址與編碼對應的方式構建字典，將FPGA發送來的編碼數據存儲到字典中；
[0021]FPGA根據分頻器發送來的同源時鐘信號頻率，接收A/D模數轉換器發送來的脈衝數據，通過反覆調用RAM中的字典，對脈衝數據進行編碼，生成包含地址與編碼的編碼數據後存入RAM中的字典中；然後將編碼發送到DDR中；
[0022]DDR接收來自FPGA的編碼，並存儲該編碼；
[0023]PMC接插件作為轉接頭，在FPGA的控制下將生成的編碼從DDR中實時傳輸到外部。
[0024]如圖1所示，本實施例中高速信號傳輸系統包括:SI530型貼片式差分晶振、Analog Devices的A/D9511型分頻器、TI公司的A/DS64系列的A/D模數轉換器、XILINX公司的 XC5VLX50T 型的 FPGA、IDT 公司的 IDT70T3509M 型同步雙 口靜態 36Mbit 的 RAM、micron公司的MT47H64M16HR型512MB的DDR II和符合VITA42標準的PMC接插件，其中，差分晶振與分頻器的輸入端相連，分頻器的兩路輸出端又分別連接A/D模數轉換器和FPGA ;A/D模數轉換器、FPGA和PMC接插件順序連接；RAM和DDR II又分別與FPGA與相連；
[0025]差分晶振產生80MHz的時鐘源並輸送至分頻器，分頻器將該時鐘源信號分為兩路後分別分配給A/D模數轉換器和FPGA ;A/D模數轉換器以80MHz頻率對輸入信號進行採樣，得到的數字脈衝數據發送至FPGA ；FPGA對A/D模數轉換器發送的採樣後數據進行編碼，生成編碼數據後存入RAM中；將編碼發送到DDR II中；PMC接插件作為轉接頭，通過FPGA的控制將壓縮完的數據流從DDRII中傳輸到外部。
【權利要求】
1.一種高速脈衝信號傳輸系統，其特徵在於，包括: 用來產生時鐘信號的差分晶振； 將差分晶振產生的時鐘信號分成兩路同源時鐘信號的分頻器； 對輸入的模擬信號進行採樣的A/d模數轉換器； 對從接收A/D模數轉換器發送來的脈衝數據進行編碼的FPGA ； 用來存儲FPGA發送的編碼數據的RAM ； 用來接收並存儲來自FPGA的編碼的DDR ； 以及將生成的編碼從DDR中實時傳輸到外部的PMC接插件； 其中，所述差分晶振與所述分頻器的輸入端相連，所述分頻器的兩路輸出端又分別連接所述A/D模數轉換器和所述FPGA ;所述A/D模數轉換器、所述FPGA和所述PMC接插件順序連接；所述RAM和所述DDR又分別與所述FPGA相連。
2.—種高速脈衝信號傳輸系統,其特徵在於,所述分頻器採用Analog Devices公司的A/D9511型分頻器、模數轉換器採用TI公司的A/DS64系列的A/D模數轉換器、FPGA採用XILINX公司的XC5VLX50T型的FPGA、RAM採用IDT公司的IDT70T3509M型同步雙口靜態36Mbit的RAM、DDR採用micron公司的MT47H64M16HR型512MB的DDR II以及採用的所述PMC接插件符合VITA42標準。
【文檔編號】G06F3/06GK203673466SQ201320812984
【公開日】2014年6月25日 申請日期:2013年12月11日 優先權日:2013年12月11日
【發明者】馮瑞姝, 付保紅, 李玉春, 徐栩, 徐權 申請人:中國石油天然氣集團公司, 大慶石油管理局