基於axi總線的數據一致性保護方法及其系統的製作方法
2023-10-18 01:51:44 3
專利名稱：基於axi總線的數據一致性保護方法及其系統的製作方法
技術領域：
本發明涉及系統中的數據保護，特別涉及基於AXI總線系統中的數據一致性保護技術。
背景技術：
DMA (Direct Memory Access,直接內存存取)是所有現代電腦的重要特色,他允許不同速度的硬體裝置來溝通，而不需要依賴於處理器的大量中斷負載。也就是說，DMA控制器的寫操作將直接更新主存儲器中的數據，而不會更新系統中處理器內的緩存(Cache)中相應的內容，如果該數據已經更新在緩存中，則緩存中的數據將會比主存儲器中對應的數據「舊」，即將造成數據不一致。為避免這種數據不一致的問題，目前採用軟體方法規避。舉個最常見的例子，在基於AXI (Advanced extensible Interface,加強的擴展接口)總線的系統中，主存儲器中A地址數據搬移至地址B，軟體規避步驟如下(如圖1所示):(I)把緩存中地址A的數據更新到主存儲器的A地址中；(2)把緩存中地址B的數據更新到主存儲器的B地址中，然後無效掉(Invalid)緩存地址B ；(3)啟動DMA把地址A中數據搬移到地址B ；(4)處理器(如ARM處理器)獲取地址B數據時重新從主存儲器中載入。然而，本發明的發明人發現，目前的軟體規避方法在特定條件下仍然仍舊存在緩存和主存儲器中的數據可能不一致的隱患。具體地說，處理器從作業系統中申請的地址B並不一定總是與該處理器的CacheLine (刷新單位)對齊，如ARM9/ARM11的Cache Line是32B，而ARM從作業系統中申請的地址B並不一定總是32B對齊(因動態地址分配)，如圖2所示。雖然軟體流程能保證在DMA搬移過程中不訪問搬移地址B，但可能會訪問包含B的32B不對齊多出來的頭和尾。例如:DMA控制器在搬移了 DO』、D1』數據後，處理器訪問Star (不對齊多出來的頭)，將直接把Da star共32B數據載入Cache，DMA在搬移中將把Da D2更新為Da』 D2』，此時將造成Cache和主存儲器數據不一致，因此可能會導致系統異常。在DMA搬移頻繁的系統中，隨時可能發生上述緩存和主存儲器數據不一致的問題，以致於發生系統異常。而且，傳統方法中由軟體保證在搬移過程中不能訪問DMA搬移地址空間，但在實際運行中難以保證是否存在DMA搬移過程中訪問了 DMA搬移地址空間這樣的異常操作，而一旦發生錯誤很難定位。
發明內容
本發明的目的在於提供一種基於AXI總線的數據一致性保護方法及其系統，使得在基於AXI總線的系統中，能有效防止處理器緩存中的數據與主存儲器中對應的數據不一致的問題發生，從而增強了數據安全性。
為解決上述技術問題，本發明的實施方式提供了一種基於AXI總線的數據一致性保護方法，包含以下步驟:在直接內存存取DMA控制器對主存儲器中的數據進行更新的過程中，屏蔽處理器對更新數據所在的目標地址空間進行的寫操作；在所述DMA控制器完成所述更新後，將所述處理器的緩存中的數據刷新到所述主存儲器，在將所述緩存中的數據刷新到所述主存儲器的過程中，繼續屏蔽所述處理器對所述目標地址空間的寫操作；將所述緩存中的數據設置為無效；在所述緩存中的數據被設置為無效後，結束所述處理器對所述目標地址空間的寫操作的屏蔽。本發明的實施方式還提供了一種基於AXI總線的系統，包含:DMA控制器，用於對主存儲器中的數據進行更新；處理器，用於對所述主存儲器中的地址進行讀寫操作，並在所述DMA控制器完成所述更新後，將所述處理器的緩存中的數據刷新到所述主存儲器，並在所述處理器將緩存中的數據刷新到所述主存儲器後，將所述緩存中的數據設置為無效；數據保護模塊，用於在使能狀態下屏蔽處理器對目標地址空間進行的寫操作，其中，在所述DMA控制器對主存儲器中的數據進行更新的過程中和所述緩存中的數據刷新到所述主存儲器的過程中，所述數據保護模塊處於所述使能狀態，在所述處理器將所述緩存中的數據設置為無效後，所述數據保護模塊處於去使能狀態；所述目標地址空間為所述DMA控制器進行所述更新的更新數據所在的地址空間。本發明實施方式相對於現有技術而言，由於在DMA控制器對主存儲器中的數據進行更新的過程中，將處理器對更新數據所在的目標地址空間的寫操作進行了屏蔽，因此即使在更新過程中，處理器訪問了目標地址空間所在的刷新單位(32B)的不對齊的位置(如頭部地址)，但由於在DMA控制器完成所述更新後，將處理器緩存中的數據刷新到所述主存儲器的過程中，仍將處理器對更新數據所在的目標地址空間的寫操作進行了屏蔽，因此該刷新操作不會對目標地址空間中的數據造成影響並且可以將不對齊的數據(如頭部地址中的數據)重新刷新到主存儲器中。然後將緩存中的數據設置為無效，並禁止屏蔽處理器對所述目標地址空間的寫操作。由於緩存中的數據被設置為無效，因此之後如果處理器需要訪問主存儲器，則主存儲器中的數據會重新載入緩存中，從而有效防止處理器緩存中的數據與主存儲器中對應的數據不一致的問題發生，保證了主存儲器與處理器緩存的數據一致性，增強了數據安全性。優選地，預先設置一個誤操作計數器，該誤操作計數器的初始值為零；在每一次判定當前需寫入的單位數據的地址落入所述目標地址空間的範圍時，所述誤操作計數器的值加1，直至加到該誤操作計數器所能統計的最大值。通過對當前需寫入的單位數據的地址落入目標地址空間的範圍的次數進行統計，可以有效確認在DMA的搬移過程中，是否存在對目標地址空間進行寫操作的異常情況及其嚴重程度。優選地，目標地址空間根據所述DMA控制器進行更新操作的目的地址和待更新的數據長度，獲取得到。操作方便，實現簡單。優選地，由一個獨立的硬體實現所述處理器對所述目標地址空間的寫操作的屏蔽；其中，在需要屏蔽處理器對所述目標地址空間的寫操作時，使能該硬體；在需結束所述處理器對所述目標地址空間的寫操作時，去使能該硬體。使得本發明方案在原有的硬體電路基礎上只需要增加一個處理模塊即可實現，通過硬體實現可提高處理效率，而且對原有已設計好的模塊沒有影響，從而能夠較好地與現有技術相兼容。
圖1是根據現有技術中的將主存儲器中A地址數據搬移至地址B的流程示意圖；圖2是根據現有技術中的將主存儲器中A地址數據搬移至地址B的刷新單位不對齊不意圖；圖3是根據本發明第一實施方式的基於AXI總線的數據一致性保護方法流程圖；圖4是根據本發明第一實施方式的基於AXI總線的數據一致性保護方法示意圖；圖5是根據現有技術中的基於AXI總線的系統寫channel的結構示意圖；圖6是根據本發明第二實施方式的基於AXI總線的數據一致性保護方法示意圖；圖7是根據本發明第二實施方式中數據保護模塊的工作狀態示意圖；圖8是根據本發明第三實施方式的基於AXI總線的系統結構示意圖。
具體實施例方式為使本發明的目的、技術方案和優點更加清楚，下面將結合附圖對本發明的各實施方式進行詳細的闡述。然而，本領域的普通技術人員可以理解，在本發明各實施方式中，為了使讀者更好地理解本申請而提出了許多技術細節。但是，即使沒有這些技術細節和基於以下各實施方式的種種變化和修改，也可以實現本申請各權利要求所要求保護的技術方案。本發明的第一實施方式涉及一種基於AXI總線的數據一致性保護方法，具體流程如圖3所示。在步驟310中，系統判斷DMA控制器是否需對主存儲器中的數據進行更新，並在判定需對主存儲器中的數據進行更新時，進入步驟320。在步驟320中，DMA控制器對主存儲器中的數據進行更新，並在該更新的過程中，屏蔽處理器對更新數據所在的目標地址空間進行的寫操作。DMA控制器對主存儲器中的數據更新與現有技術相同，在此不再贅述。在本實施方式中，通過以下方式屏蔽所述處理器對所述目標地址空間的寫操作:在處理器需對主存儲器中的數據進行寫操作時，獲取本次需進行寫操作的地址空間和數據類型，得到每一次需寫入的單位數據的地址。在每一次需寫入單位數據時，判斷當前需寫入的單位數據的地址是否落入目標地址空間的範圍內。如果當前需寫入的單位數據的地址落入所述目標地址空間的範圍，則通過AXI總線中的控制信號WSTRB[3:0]，屏蔽掉當前需寫入的地址；如果當前需寫入的單位數據的地址未落入所述目標地址空間的範圍，則將當前需寫入的單位數據寫入當前需寫入的地址。其中，根據AXI總線中的控制信號判斷處理器是否需要對主存儲器中的地址進行寫操作。目標地址空間根據所述DMA控制器進行更新操作的目的地址和待更新的數據長度，獲取得到。
具體地說，在本實施方式中，可由一個獨立的硬體實現處理器對目標地址空間的寫操作的屏蔽；其中，在需要屏蔽處理器對所述目標地址空間的寫操作時，使能該硬體；在需結束所述處理器對所述目標地址空間的寫操作時，去使能該硬體。如圖4所示，在原電路結構的基礎上，在與主存儲器相連的Slave模塊(AXI從模塊)之前，增加一個數據保護模塊。使用原AXI總線信號，增加I個寄存器控制的使能信號DP_ENABLE。通過該使能信號控制該數據保護模塊的開啟或關閉(如將DP_ENABLE設置為I時使能該數據保護模塊，將DP_ENABLE設置為O時去使能該數據保護模塊)。在本實施方式中，在系統判定需對主存儲器中的數據進行更新後，開啟該數據保護模塊。當該數據保護模塊處於開啟狀態時，屏蔽ARM處理器對目標地址空間(即需要保護的區域)的寫訪問，即由該數據保護模塊實現處理器對目標地址空間的寫操作的屏蔽，當該數據保護模塊處於關閉狀態時，結束處理器對目標地址空間的寫操作的屏蔽。下面對該數據保護模塊開啟時的工作原理進行具體說明:在系統判定DMA控制器需對主存儲器中的數據進行更新後(如需將主存儲器中A地址數據搬移至地址B)，自動從DMA寄存器中獲取更新操作的目的地址和DMA傳輸數據長度，獲取需要保護的目標地址空間(即地址B的地址空間)。根據所述DMA控制器進行更新操作的目的地址和待更新的數據長度，獲取得到目標地址空間，操作方便，實現簡單。該數據保護模塊根據AWADDR [31:0]、AffLEN [3:0]、AffSIZE [2:0]、AffBURST [ 1: O]等AXI總線中的控制信號，判斷對主存儲器的寫操作是否由處理器執行，如果不是由處理器執行對主存儲器的寫操作，則AXI所有信號Bypass (直通)，如果是由處理器執行對主存儲器的寫操作，則通過以下方式進行AXI信號轉換:首先，獲取本次處理器寫訪問的地址空間和數據類型。然後，由於AXI的寫操作都是Burst操作(連續操作)，只給第一次地址，所以可通過一個地址計數器在每完成一次單位數據的寫入後加1，得到下一次需寫入的單位數據的地址。在每一次需寫入單位數據時，判斷根據該地址計數器得到的當前需寫入的單位數據的地址是否落入目標地址空間(即地址B的地址空間)的範圍內，如果未落入目標地址空間的範圍，即當前需寫入的單位數據的地址不在需要保護的地址範圍內，則所有信號直接Bypass ;如果落入目標地址空間的範圍，即當前需寫入的單位數據的地址在需要保護的地址範圍內，則通過WSTRB [3:0]信號控制數據的Byte寫入，屏蔽掉需要寫入的地址。本領域技術人員可以理解，基於AXI總線的系統寫channel (信道)的結構圖如圖5所示，在AXI總線中，WSTRB [3:0]可用於指示哪些Byte Lanes (字節道)進行寫操作。也就是可以使用WSTRB來決定哪些Byte (字節)可以實際寫入。即可通過控制此管腳來決定哪些Byte是能實際寫入的，對不需要的數據進行屏蔽。接著，在步驟330中，系統判斷DMA控制器是否已完成對主存儲器中的數據更新。如果判定已完成，則進入步驟340，如果該DMA控制器尚未完成該更新過程，則回到本步驟繼續判斷。針對上述案例，如果DMA控制器已將主存儲器中A地址數據搬移至地址B，則進入步驟340，否則繼續執行本步驟。在步驟340中，將處理器的緩存中的數據刷新到主存儲器中，並在將緩存中的數據刷新到主存儲器的過程中，繼續屏蔽處理器對目標地址空間(即地址B的地址空間)的寫操作。由於在步驟320中，已開啟該數據保護模塊，因此在本步驟中，將同樣通過該數據保護模塊屏蔽處理器對目標地址空間的寫操作，在此不再贅述。接著，在步驟350中，將處理器緩存中的數據設置為無效。接著，在步驟360中，結束處理器對目標地址空間的寫操作的屏蔽。由於在本實施方式中，是通過數據保護模塊屏蔽處理器對目標地址空間的寫操作，因此在本步驟中，只需去使能該數據保護模塊即可(如將使能信號DP_ENABLE設置為O)。之後，如果處理器需要訪問主存儲器，則主存儲器中數據將會重新載入處理器中的緩存。由於本實施方式中在DMA控制器對主存儲器中的數據進行更新的過程中，將處理器對更新數據所在的目標地址空間的寫操作進行了屏蔽，因此即使在更新過程中，處理器訪問了目標地址空間所在的刷新單位(32B)的不對齊的位置(如頭部地址)，但由於在DMA控制器完成所述更新後，將處理器緩存中的數據刷新到所述主存儲器的過程中，仍將處理器對更新數據所在的目標地址空間的寫操作進行了屏蔽，因此該刷新操作不會對目標地址空間中的數據造成影響並且可以將不對齊的數據(如頭部地址中的數據)重新刷新到主存儲器中。然後將緩存中的數據設置為無效，並禁止屏蔽處理器對所述目標地址空間的寫操作。由於緩存中的數據被設置為無效，因此之後如果處理器需要訪問主存儲器，則主存儲器中的數據會重新載入緩存中，從而有效防止處理器緩存中的數據與主存儲器中對應的數據不一致的問題發生，保證了主存儲器與處理器緩存的數據一致性，增強了數據安全。而且，由一個獨立的硬體(即該數據保護模塊)屏蔽所述處理器對所述目標地址空間的寫操作，使得本發明方案在原有的硬體電路基礎上只需要增加一個處理模塊即可實現，通過硬體實現可提高處理效率，而且對原有已設計好的模塊沒有影響，從而能夠較好地與現有技術相兼容。本發明的第二實施方式涉及一種基於AXI總線的數據一致性保護方法。第二實施方式與第一實施方式大致相同，主要區別之處在於:在本發明第二實施方式中，還將預先設置一個誤操作計數器，該誤操作計數器的初始值為零。在每一次判定當前需寫入的單位數據的地址落入目標地址空間的範圍時，該誤操作計數器的值加1，直至加到該誤操作計數器所能統計的最大值。具體地說，在數據保護模塊中增加一個誤操作計數器(如圖6所示)，對誤操作(即試圖在目標地址空間的範圍內進行寫操作)進行計數，計數到全I為止，如圖7所示，圖7中的實線表示命令時序，虛線表示自動時序。在本實施方式中，通過對當前需寫入的單位數據的地址落入目標地址空間的範圍的次數進行統計，可以有效確認在DMA的搬移過程中，是否存在對目標地址空間進行寫操作的異常情況及其嚴重程度。此外，本領域技術人員可以理解，上面各種方法的步驟劃分，只是為了描述清楚，實現時可以合併為一個步驟或者對某些步驟進行拆分，分解為多個步驟，只要包含相同的邏輯關係，都在本專利的保護範圍內；對算法中或者流程中添加無關緊要的修改或者引入無關緊要的設計，但不改變其算法和流程的核心設計都在該專利的保護範圍內。本發明第三實施方式涉及一種基於AXI總線的系統，如圖8所示，包含:DMA控制器，用於對主存儲器中的數據進行更新。處理器，用於對所述主存儲器中的地址進行讀寫操作，並在所述DMA控制器完成所述更新後，將所述處理器的緩存中的數據刷新到所述主存儲器，並在所述處理器將緩存中的數據刷新到所述主存儲器後，將所述緩存中的數據設置為無效。數據保護模塊，用於在使能狀態下屏蔽處理器對目標地址空間進行的寫操作，其中，在所述DMA控制器對主存儲器中的數據進行更新的過程中和所述緩存中的數據刷新到所述主存儲器的過程中，所述數據保護模塊處於所述使能狀態，在所述處理器將所述緩存中的數據設置為無效後，所述數據保護模塊處於去使能狀態。所述目標地址空間為所述DMA控制器進行所述更新的更新數據所在的地址空間。具體地說，數據保護模塊包含以下子模塊:地址獲取子模塊，用於在所述處理器需要對主存儲器中的地址進行寫操作時，獲取本次需進行寫操作的地址空間和數據類型，得到每一次需寫入的單位數據的地址。判斷子單元，用於在每一次需寫入單位數據時，判斷當前需寫入的單位數據的地址是否落入所述目標地址空間的範圍內。屏蔽子單元，用於在所述判斷子單元判定當前需寫入的單位數據的地址落入所述目標地址空間的範圍時，通過AXI總線中的控制信號WSTRB[3:0]，屏蔽掉當前需寫入的地址；在所述判斷子單元判定當前需寫入的單位數據的地址未落入所述目標地址空間的範圍時，將當前需寫入的單位數據寫入當前需寫入的地址。其中，所述地址獲取子模塊、判斷子單元、屏蔽子單元均在所述使能狀態下工作。在本實施方式中，數據保護模塊為一個獨立的硬體。不難發現，本實施方式為與第一實施方式相對應的系統實施例，本實施方式可與第一實施方式互相配合實施。第一實施方式中提到的相關技術細節在本實施方式中依然有效，為了減少重複，這裡不再贅述。相應地，本實施方式中提到的相關技術細節也可應用在第一實施方式中。值得一提的是，本實施方式中所涉及到的各模塊均為邏輯模塊，在實際應用中，一個邏輯單元可以是一個物理單元，也可以是一個物理單元的一部分，還可以以多個物理單元的組合實現。此外，為了突出本發明的創新部分，本實施方式中並沒有將與解決本發明所提出的技術問題關係不太密切的單元引入，但這並不表明本實施方式中不存在其它的單
J Li ο本發明第四實施方式涉及一種基於AXI總線的系統。第四實施方式與第三實施方式大致相同，主要區別之處在於:在本發明第四實施方式中，該數據保護模塊還包含:誤操作計數器，用於統計所述判斷子單元判定當前需寫入的單位數據的地址落入所述目標地址空間的範圍的次數。由於第二實施方式與本實施方式相互對應，因此本實施方式可與第二實施方式互相配合實施。第二實施方式中提到的相關技術細節在本實施方式中依然有效，在第二實施方式中所能達到的技術效果在本實施方式中也同樣可以實現，為了減少重複，這裡不再贅述。相應地，本實施方式中提到的相關技術細節也可應用在第二實施方式中。本領域的普通技術人員可以理解，上述各實施方式是實現本發明的具體實施例，而在實際應用中，可以在形式上和細節上對其作各種改變，而不偏離本發明的精神和範圍。
權利要求
1.一種基於AXI總線的數據一致性保護方法，其特徵在於，包含以下步驟: 在直接內存存取DMA控制器對主存儲器中的數據進行更新的過程中，屏蔽處理器對更新數據所在的目標地址空間進行的寫操作； 在所述DMA控制器完成所述更新後，將所述處理器的緩存中的數據刷新到所述主存儲器，在將所述緩存中的數據刷新到所述主存儲器的過程中，繼續屏蔽所述處理器對所述目標地址空間的寫操作； 將所述緩存中的數據設置為無效； 在所述緩存中的數據被設置為無效後，結束所述處理器對所述目標地址空間的寫操作的屏蔽。
2.根據權利要求1所述的基於AXI總線的數據一致性保護方法，其特徵在於，通過以下方式屏蔽所述處理器對所述目標地址空間的寫操作: 在所述處理器需對所述主存儲器中的數據進行寫操作時，獲取本次需進行寫操作的地址空間和數據類型，得到每一次需寫入的單位數據的地址； 在每一次需寫入單位數據時，執行以下步驟: 判斷當前需寫入的單位數據的地址是否落入所述目標地址空間的範圍內； 如果當前需寫入的單位數據的地址落入所述目標地址空間的範圍，則通過AXI總線中的控制信號WSTRB[3:0]，屏蔽掉當前需寫入的地址；如果當前需寫入的單位數據的地址未落入所述目標地址空間的範圍，則將當前需寫入的單位數據寫入當前需寫入的地址。
3.根據權利要求2所述的基於AXI總線的數據一致性保護方法，其特徵在於，還包含以下步驟: 預先設置一個誤操作計數器，該誤操作計數器的初始值為零； 在每一次判定當前需寫入的單位數據的地址落入所述目標地址空間的範圍時，所述誤操作計數器的值加1，直至加到該誤操作計數器所能統計的最大值。
4.根據權利要求1所述的基於AXI總線的數據一致性保護方法，其特徵在於， 所述目標地址空間根據所述DMA控制器進行更新操作的目的地址和待更新的數據長度，獲取得到。
5.根據權利要求1所述的基於AXI總線的數據一致性保護方法，其特徵在於， 由一個獨立的硬體實現所述處理器對所述目標地址空間的寫操作的屏蔽；其中，在需要屏蔽處理器對所述目標地址空間的寫操作時，使能該硬體；在需結束所述處理器對所述目標地址空間的寫操作時，去使能該硬體。
6.根據權利要求1至5中任一項所述的基於AXI總線的數據一致性保護方法，其特徵在於，在所述DMA控制器對主存儲器中的數據進行更新和將所述緩存中的數據刷新到所述主存儲器的過程中， 根據所述AXI總線中的控制信號判斷處理器是否需要對主存儲器中的地址進行寫操作。
7.一種基於AXI總線的系統,其特徵在於,包含: DMA控制器，用於對主存儲器中的數據進行更新； 處理器，用於對所述主存儲器中的地址進行讀寫操作，並在所述DMA控制器完成所述更新後，將所述處理器的緩存中的數據刷新到所述主存儲器，並在所述處理器將緩存中的數據刷新到所述主存儲器後，將所述緩存中的數據設置為無效； 數據保護模塊，用於在使能狀態下屏蔽處理器對目標地址空間進行的寫操作，其中，在所述DMA控制器對主存儲器中的數據進行更新的過程中和所述緩存中的數據刷新到所述主存儲器的過程中，所述數據保護模塊處於所述使能狀態，在所述處理器將所述緩存中的數據設置為無效後，所述數據保護模塊處於去使能狀態；所述目標地址空間為所述DMA控制器進行所述更新的更新數據所在的地址空間。
8.根據權利要求7所述的基於AXI總線的系統，其特徵在於，所述數據保護模塊包含以下子模塊: 地址獲取子模塊，用於在所述處理器需要對主存儲器中的地址進行寫操作時，獲取本次需進行寫操作的地址空間和數據類型，得到每一次需寫入的單位數據的地址； 判斷子單元，用於在每一次需寫入單位數據時，判斷當前需寫入的單位數據的地址是否落入所述目標地址空間的範圍內； 屏蔽子單元，用於在所述判斷子單元判定當前需寫入的單位數據的地址落入所述目標地址空間的範圍時，通過AXI總線中的控制信號WSTRB[3:0]，屏蔽掉當前需寫入的地址；在所述判斷子單元判定當前需寫入的單位數據的地址未落入所述目標地址空間的範圍時，將當前需寫入的單位數據寫入當前需寫入的地址； 所述地址獲取子模塊、判斷子單元、屏蔽子單元均在所述使能狀態下工作。
9.根據權利要求8所述的基於AXI總線的系統，其特徵在於，所述數據保護模塊還包含: 誤操作計數器，用於統計所述判斷子單元判定當前需寫入的單位數據的地址落入所述目標地址空間的範圍的次數。
10.根據權利要求7至9中任一項所述的基於AXI總線的系統，其特徵在於， 所述數據保護模塊為一個獨立的硬體。
全文摘要
本發明涉及系統中的數據保護，公開了一種基於AXI總線的數據一致性保護方法及其系統。本發明中，在DMA控制器對主存儲器中的數據進行更新的過程中，將處理器對更新數據所在的目標地址空間的寫操作進行了屏蔽，在DMA控制器完成所述更新後，將處理器緩存中的數據刷新到所述主存儲器的過程中，仍將處理器對更新數據所在的目標地址空間的寫操作進行了屏蔽。然後將緩存中的數據設置為無效，並禁止屏蔽處理器對所述目標地址空間的寫操作。以有效防止處理器緩存中的數據與主存儲器中對應的數據不一致的問題發生，保證了主存儲器與處理器緩存的數據一致性，增強了數據安全。
文檔編號G06F12/02GK103186492SQ201110448868
公開日2013年7月3日 申請日期2011年12月28日 優先權日2011年12月28日
發明者宋捷 申請人:聯芯科技有限公司