一種基於SOI的SiGe-HBT電晶體的製備方法
2023-10-27 13:18:22 1
專利名稱：一種基於SOI的SiGe-HBT電晶體的製備方法
技術領域：
本發明屬於固體電子與微電子領域，涉及一種SiGe雙極電晶體的製備方法，特別是涉及一種基於SOI的SiGe雙極電晶體(SiGe-HBT)的製備方法。
背景技術：
由於現代通信對高頻帶下高性能、低噪聲和低成本的RF組件的需求，傳統的Si材料器件無法滿足性能規格、輸出功率等新的要求。在Si材料中引入Ge作為雙極電晶體的基極形成的矽鍺異質結雙極電晶體(SiGe-HBT)則以低成本、高性能的潛質，受到市場的青睞。同樣條件下，SiGe器件比Si器件頻率高、速度快、噪聲低、電流增益高，適合於高頻應用。SiGeHBT工藝屬於矽基技術，與Si器件工藝、BICMOS工藝有很好的兼容性，SiGe BICMOS工藝為功放與邏輯控制電路的集成提供極大的便利，也降低了工藝成本。SOI (Silicon On Insulator)是指絕緣體上娃技術。寄生電容電容小,使得SOI器件擁有高速度和低功耗。SOI CMOS器件的全介質隔離徹底消除了體矽CMOS器件的寄生閂鎖效應，SOI全介質隔離使得SOI技術集成密度高以及抗輻照特性好。SOI技術廣泛應用於射頻、高壓、抗輻照等領域。因此，將SiGe-HBT工藝和SOI工藝結合，製造更高性能的基於SOI的SiGeBICMOS器件，成為一個新的器件研究方向。SiGe-HBT傳統製造工藝中，在發射極刻蝕成型之後，外基區的自對準注入摻雜是必要的一步工藝，用來減小基區電阻。由於SiGe外延層較薄，外基區自對準注入摻雜往往會穿透SiGe外延層，注入到基區下方的集電區中，使部分外基區先下延伸到集電區，在集電區中形成額外的P型基區。對於體矽工藝和厚膜SOI工藝，由於集電區縱向寬度大，電流會向下經集電區下部的重摻雜埋層區至側方的重摻雜集電區引出，因此這個額外基區對集電區電阻的影響可以忽略。但對於薄膜SOI工藝，因為頂層矽膜很薄(小於等於0. 15um)，集電區縱向寬度小，外基區注入向下延伸形成的額外基區將會導致SiGe-HBT器件的集電極電阻大幅增加和最高截止頻率Ft參數明顯降低。因此，如何提出一種改進的基於SOI的SiGe-HBT的製備方法，以解決傳統HBT製造工藝用於薄膜SOI工藝時，外基區注入向下延伸形成的額外基區將會導致SiGe-HBT器件的集電極電阻大幅增加和最高截止頻率Ft參數明顯降低、以及由於集電區摻雜濃度增加導致的器件耐壓降低的問題，成為目前亟待解決的問題。
發明內容
鑑於以上所述現有技術的缺點，本發明的目的在於提供一種基於SOI的SiGe-HBT的製備方法，用於解決現有技術中HBT製造工藝用於薄膜SOI工藝時，外基區注入向下延伸形成的額外基區將會導致SiGe-HBT器件的集電極電阻大幅增加和最高截止頻率Ft參數明顯降低、以及由於集電區摻雜濃度增加導致的器件耐壓降低的問題。為實現上述目的及其他相關目的，本發明提供一種基於SOI的SiGe-HBT的製備方法，所述方法至少包括
I)提供一包括襯底矽、埋層氧化矽和頂層矽的SOI襯底，採用離子注入工藝在所述頂層矽中進行N+型摻雜，以形成集電區，並在所述集電區周緣形成淺溝槽隔離；2)在所述頂層矽上製備第一氧化矽層，在所述第一氧化矽層上製備第一多晶矽層，然後在所述第一多晶矽層上進行光刻及刻蝕直至暴露出下方的集電區，以形成基區窗Π ；3)利用選擇性外延工藝在所述基區窗口以及刻蝕剩下的所述第一多晶矽層上製備SiGe外延層，以形成基區和外基區；4)在所述SiGe外延層上製備第二氧化矽層，在所述第二氧化矽層上製備氮化矽層，然後在所述基區窗口區域內的所述氮化矽層上進行光刻及刻蝕直至暴露出下方的基區，以形成發射區窗口 ；5)在所述氮化矽層上製備N+型摻雜的第二多晶矽層，直至沉積在所述發射區窗口 中的第二多晶矽層的厚度大於所述氮化矽層和第二氧化矽層的總厚度；6)在所述第二多晶矽層表面旋塗光刻膠對其進行光刻及刻蝕工藝，以刻蝕掉除覆蓋在所述發射區窗口上方之外的其它第二多晶矽層；繼續以該光刻膠為掩膜，對所述氮化矽層和第二氧化矽層進行刻蝕直至暴露出所述外基區，形成以所述氮化矽層和第二氧化矽層為側牆隔離的發射區；7)繼續以步驟6)中所述光刻膠為掩膜，利用離子注入工藝，並控制注入的能量向所述外基區中注入氟化硼進行P+型摻雜；8)去除光刻膠，在所述集電區兩側刻蝕出集電極接觸區；9)在所述集電區、發射區以及外基區分別製備矽化物接觸面和電極。可選地，所述SOI襯底中頂層矽為輕摻雜的P型矽，厚度為80nm 150nm ;所述第一氧化矽層的厚度為80nm ;第二氧化矽層的厚度為45nm ;所述氮化矽層的厚度為20nm ;第一多晶娃層的厚度為80nm 90nm ;第二多晶娃層的厚度為250nm 350nm ;所述SiGe外延層的厚度為80nm 150nm。可選地，所述集電區N+摻雜的濃度為lE16cnT3 5E17cnT3 ;所述發射區N+摻雜的濃度為lE20cnT3 lE21cnT3 ;所述基區P型摻雜的濃度為lE19cnT3 lE20cnT3。可選地，所述N+型摻雜的雜質離子為磷、砷、或其組合。可選地，所述步驟7)中採用離子注入工藝注入氟化硼的能量為SKeV 12KeV，注入氟化硼的劑量為1E14 5E14 ;所述氟化硼注入的深度小於所述SiGe外延層的厚度。如上所述，本發明的基於SOI的SiGe-HBT的製備方法，具有以下有益效果該方法通過在所述外基區注入雜質由硼改為氟化硼，並將注入能量和劑量限定在特定範圍內，有效解決了薄膜SOI上(小於等於150nm)的SiGe-HBT器件的集電極電阻大幅增加和最高截止頻率Ft參數明顯降低的問題。同時，相對於增大集電區注入劑量和摻雜濃度的其它方法，該方法避免了集電區摻雜濃度增加導致的器件耐壓降低。此外，該製備工藝簡單，易於實現。
圖Ia Ik顯示為本發明中製備基於SOI的SiGe-HBT的工藝流程截面圖。圖2顯示為本發明中所述外基區注入時分別使用氟化硼和硼時器件SiGe外延層和頂層矽層中縱向雜質分布對比圖示意圖。圖3a 3b顯示為本發明中所述外基區注入摻雜時分別使用氟化硼和硼時所製備的SiGe-HBT器件測試對比示意圖。元件標號說明11SOI 襯底110襯底矽111埋層氧化矽112頂層矽1120集電極 12淺槽隔離(STI)13第一氧化矽層14第一多晶矽層15基區窗口16SiGe 外延層160基區161外基區17第二氧化矽層18氮化矽層19發射極窗口20第二多晶矽層200發射區21光刻膠
具體實施例方式以下通過特定的具體實例說明本發明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地了解本發明的其他優點與功效。本發明還可以通過另外不同的具體實施方式
加以實施或應用，本說明書中的各項細節也可以基於不同觀點與應用，在沒有背離本發明的精神下進行各種修飾或改變。請參閱Ia至圖lk、圖2、圖3a至圖3b。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發明的基本構想，遂圖式中僅顯示與本發明中有關的組件而非按照實際實施時的組件數目、形狀及尺寸繪製，其實際實施時各組件的型態、數量及比例可為一種隨意的改變，且其組件布局型態也可能更為複雜。實施例一對照附圖Ia至圖lk，本發明提供一種基於SOI的縱向SiGe-HBT的製備方法，包括以下幾個步驟步驟一如圖Ia至圖Ib所示，提供一個SOI襯底11，包括背襯底矽110、埋層氧化矽111和頂層矽112，其中所述SOI襯底11是常規SOI起始晶片，所述埋層氧化矽111厚度為IOOnm 200nm,所述頂層娃112的厚度為50nm 150nm。本實施例中所述埋層氧化娃111的厚度暫選為150納米，所述頂層矽112的厚度暫選為lOOnm，但並不限於此，在其它實施例亦可為其它厚度，例如埋層氧化娃111的厚度可取100nm、120nm、180nm、或200nm等，頂層娃112的厚度可取50nm、80nm、lOOnm、120nm、或150nm等。然後，米用離子注入工藝在所述頂層矽112中進行N+型摻雜以形成集電區1120，並在所述集電區1120周緣形成淺溝槽隔離(STI) 12。所述N+型集電區1120的摻雜離子為磷和砷，且摻雜濃度為lE16cm_3 5E17cm_3，但並不限於此，在其它實施例中，亦可選用其它N型摻雜劑。需要說明的是，所述SOI襯底11的頂層矽112為輕摻雜的P型矽，本發明通過在所述輕摻雜的P型矽中注入N+型雜質形成N阱區作為集電區1120 (圖中僅以N+阱區集電區示出)。步驟二 如圖Ic所示，採用熱氧化工作在所述集電區1120上製備第一氧化矽層13，該第一氧化矽層13的厚度為SOnm ;然後採用低壓化學汽相澱積(LPCVD)或等離子體增強化學氣相沉積工藝(PECVD)在所述第一氧化娃層13上製備第一多晶娃層14,該第一多晶娃層14的厚度為80nm 90nm,本實施例中暫選為82nm ;接著在所述第一多晶娃層14上進行圖形化光刻，根據光刻的圖形對所述第一氧化矽層13和第一多晶矽層14進行刻蝕直至 暴露出下方的集電區1120，以形成基區窗口 15 ;所述刻蝕方法採用本領域技術人員所公知的技術，在此不再贅述。所述第一氧化矽層13在後續步驟中被刻蝕為基區的隔離層。需要說明的是，本實施例中製備的第一多晶矽層14為後續步驟中在其表面製備的SiGe外延層16提供結構匹配的襯底支持，外延材料與襯底材料的晶體結構相同或相近具有晶格常數失配小、結晶性能好、缺陷密度低的優點。步驟三如圖Id所示，採用選擇性外延工藝在所述基區窗口 15以及刻蝕剩下的所述第一多晶娃層14上生長一層SiGe外延層16,該SiGe外延層16的厚度為80nm 150nm,本實施例中暫選為lOOnm。但並不限於此，在其它實施例中所述SiGe外延層16的厚度亦可取80nm、90nm、120nm、或150nm等。所述SiGe外延層16用來作為所述SiGe-HBT的基區160和外基區161，位於後續步驟中發射區下方的SiGe外延層16為基區160，所述基區160兩側的SiGe外延層16作為外基區161。步驟四如圖Ie至圖If所示，採用磁控濺射工藝或真空蒸發工藝在所述SiGe外延層16上依次製備第二氧化矽層17和氮化矽層18，本實施例中所製備的第二氧化矽層17的厚度為45nm，所製備的氮化矽層18的厚度為20nm，但並不限於此，在其它實施例中，所述第二氧化矽層17和氮化矽層18的厚度可以根據所製備的器件的性能的不同也改變。然後在所述基區窗口 15區域內的所述氮化矽層18上進行光刻及刻蝕直至暴露出下方的SiGe外延層16也即基區160，以形成發射區窗口 19。步驟五如圖Ig所示，利用低壓化學汽相澱積(LPCVD)或等離子體增強化學氣相沉積工藝(PECVD)在所述氮化矽層18上及發射區窗口 19中製備第二多晶矽層20，並同時對所述第二多晶矽層20進行N+摻雜，直至沉積在所述發射區窗口 19中的第二多晶矽層20的厚度大於所述氮化矽層18和第二氧化矽層17的總厚度；所述第二多晶矽層20的厚度為250nm 350nm,本實施例中暫選為300nm,但並不限於此,在其它實施例中亦可選250nm、280nm、300nm、320nm、或350nm等厚度。所述第二多晶矽20中N+摻雜的雜質可以為磷或砷，本實施例中暫選為砷；摻雜砷的濃度為lE20cm_3 lE21cnT3。步驟六如圖Ih所示，在所述第二多晶矽層20表面旋塗光刻膠21進行光刻及刻蝕工藝，以刻蝕掉除覆蓋在所述發射區窗口 19上方之外的其它第二多晶矽層20，具體工藝為首先，在所述第二多晶矽層20表面旋塗一層粘附性好、厚度適當、均勻的光刻膠21，所用光刻膠21為負性光刻膠，光照後形成不可溶物質，例如採用聚乙烯醇月桂酸酯等作為光敏材料。所述光刻膠21的典型厚度小於3 μ m，本實施例暫選為2 μ m，在其它實施例中，亦可以選用其它合適的厚度，特此聲明。然後通過前烘、曝光、顯影、堅膜等工藝將需要刻蝕掉的第二多晶娃層20上方的光刻膠21顯影掉,而所述發射區窗口 19上方的光刻膠21保留。其次，利用光刻膠21為掩膜，對所述第二多晶矽層20進行幹法或溼法刻蝕，直至露出下方的氮化娃層18 ;繼續以光刻膠21為掩膜,對所述氮化娃層18和第二氧化娃層17進行刻蝕直至暴露出所述外基區161，以形成所述氮化矽層18和第二氧化矽層17為側牆隔離的發射區200。步驟七如圖Ii所示，繼續以所述光刻膠21為掩膜，利用離子注入工藝，並控制注入的能量向所述外基區161中注入氟化硼(BF2)進行P+型摻雜，且所述氟化硼注入的深 度小於所述外基區層161即SiGe外延層16的厚度；其中，所述離子注入的能量為SKeV 12KeV，注入氟化硼的劑量為1E14 5E14。如圖2所示為外基區161注入離子分別使用氟化硼(BF2)和硼(Boron)時，器件SiGe外延層16和頂層矽112中縱向雜質分布對比圖，其中橫軸X為離子注入深度，縱軸為注入雜質濃度分布。從圖中可以看出，儘管氟化硼的注入能量大於硼的注入能量，但是氟化硼注入的深度小於硼注入的深度，同時，隨著注入深度的增加，氟化硼雜質分布濃度顯著地由高到低遞減，而注入的硼雜質分布濃度是平穩遞減。因此在所述外基區注入改為氟化硼時，P型雜質進入頂層矽112的濃度非常小，不會產生額外P型區。步驟八如圖Ij所示，去除光刻膠21，從所述外基區161向下依次刻蝕掉部分SiGe外延層16、第一多晶矽層14、以及第一氧化矽層13，露出集電區1120以形成集電極接觸區(未示出)。所採用的刻蝕工藝為本領域技術人員所熟知的技術，在此不再贅述。步驟九如圖Ik所示，在所述集電區1120接觸區、發射區200以及外基區161裸露處分別製備矽化物接觸面(未示出)，然後分別在所述矽化物接觸面形成有金屬電極(未示出)，即對應集電區1120、發射區200和外基區161的電極分別為集電極C、發射極e和基極b。該步驟中基極b、集電極C、發射極e以及各自對應的矽化物的形成工藝和現有半導體工藝技術相同，不在詳細寫出。至此，所述基於SOI的SiGe-HBT電晶體的製備工藝完成。如圖3a至圖3b所示，圖3a顯示為現有技術中在外基區中注入硼的最終器件測試圖，圖3b為本發明中所述外基區注入氟化硼的最終器件測試圖；其中，橫軸Vbe為器件基極b和發射極e之間的偏壓，縱軸分別為器件截止頻率Ft和集電極c電流Ic。通過對比可知，本發明中通過在SiGe外延層16中摻雜來代替硼，集電區1120電阻得到極大改善，器件的最高截止頻率Ft由原來的16. 9GHz大幅提高到29GHz，從而器件的性能得到了極大改善。綜上所述，本發明提出了一種基於SOI的SiGe-HBT電晶體的製備方法，該方法通過在所述外基區注入雜質由硼改為氟化硼，並將注入能量和劑量限定在特定範圍內，有效解決了薄膜SOI上(小於等於150nm)的SiGe-HBT器件的集電極電阻大幅增加和最高截止頻率Ft參數明顯降低的問題。而且，相對於增大集電區注入劑量和摻雜濃度的其它方法，該方法避免了集電區摻雜濃度增加導致的器件耐壓降低。而且，該製備工藝簡單，易於實現。所以，本發明有效克服了現有技術中的種種缺點而具高度產業利用價值。上述實施例僅例示性說明本發明的原理及其功效，而非用於限制本發明。任何熟悉此技術的人士皆可在不違背本發明的精神及範疇下，對上述實施例進行修飾或改變。因 此，舉凡所屬技術領域中具有通常知識者在未脫離本發明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發明的權利要求所涵蓋。
權利要求
1.一種基於SOI的SiGe-HBT電晶體的製備方法，其特徵在於，所述工藝至少包括 1)提供一包括襯底矽、埋層氧化矽和頂層矽的SOI襯底，採用離子注入工藝在所述頂層矽中進行N+型摻雜，以形成集電區，並在所述集電區周緣形成淺溝槽隔離； 2)在所述頂層矽上製備第一氧化矽層，在所述第一氧化矽層上製備第一多晶矽層，然後在所述第一多晶矽層上進行光刻及刻蝕直至暴露出下方的集電區，以形成基區窗口 ； 3)利用選擇性外延工藝在所述基區窗口以及刻蝕剩下的所述第一多晶矽層上製備SiGe外延層，以形成基區和外基區； 4)在所述SiGe外延層上製備第二氧化矽層，在所述第二氧化矽層上製備氮化矽層，然後在所述基區窗口區域內的所述氮化矽層上進行光刻及刻蝕直至暴露出下方的基區，以形成發射區窗口； 5)在所述氮化矽層上製備N+型摻雜的第二多晶矽層，直至沉積在所述發射區窗口中的第二多晶矽層的厚度大於所述氮化矽層和第二氧化矽層的總厚度； 6)在所述第二多晶矽層表面旋塗光刻膠對其進行光刻及刻蝕工藝，以刻蝕掉除覆蓋在所述發射區窗口上方之外的其它第二多晶矽層；繼續以該光刻膠為掩膜，對所述氮化矽層和第二氧化矽層進行刻蝕直至暴露出所述外基區，形成以所述氮化矽層和第二氧化矽層為側牆隔離的發射區； 7)繼續以步驟6)中所述光刻膠為掩膜，利用離子注入工藝，並控制注入的能量向所述外基區中注入氟化硼進行P+型摻雜； 8)去除光刻膠，在所述集電區兩側刻蝕出集電極接觸區； 9)在所述集電區、發射區以及外基區分別製備矽化物接觸面和電極。
2.根據權利要求I所述的基於SOI的SiGe-HBT電晶體的製備方法，其特徵在於所述SOI襯底中頂層矽為輕摻雜的P型矽，厚度為80nm 150nm。
3.根據權利要求I所述的基於SOI的SiGe-HBT電晶體的製備方法，其特徵在於所述第一氧化矽層的厚度為80nm ;第二氧化矽層的厚度為45nm ;所述氮化矽層的厚度為20nm。
4.根據權利要求I所述的基於SOI的SiGe-HBT電晶體的製備方法,其特徵在於第一多晶娃層的厚度為80nm 90nm ;第二多晶娃層的厚度為250nm 350nm。
5.根據權利要求I所述的基於SOI的SiGe-HBT電晶體的製備方法，其特徵在於所述SiGe外延層的厚度為80nm 150nm。
6.根據權利要求I所述的基於SOI的SiGe-HBT電晶體的製備方法，其特徵在於所述集電區N+摻雜的濃度為lE16cnT3 5E17cnT3 ;所述發射區N+摻雜的濃度為lE20cnT3 lE21cnT3 ;所述基區P型摻雜的濃度為lE19cnT3 lE20cnT3。
7.根據權利要求I所述的基於SOI的SiGe-HBT電晶體的製備方法，其特徵在於所述N+型摻雜的雜質離子為磷、砷、或其組合。
8.根據權利要求I所述的基於SOI的SiGe-HBT電晶體的製備方法，其特徵在於所述步驟7)中採用離子注入工藝注入氟化硼的能量為SKeV 12KeV，注入氟化硼的劑量為1E14 5E14。
9.根據權利要求8所述的基於SOI的SiGe-HBT電晶體的製備方法，其特徵在於所述氟化硼注入的深度小於所述SiGe外延層的厚度。
全文摘要
本發明提供一種基於SOI的SiGe-HBT電晶體的製備方法，該方法通過在所述外基區注入雜質由硼改為氟化硼，並將注入能量和劑量限定在特定範圍內，有效解決了薄膜SOI上(小於等於150nm)的SiGe-HBT器件的集電極電阻大幅增加和最高截止頻率Ft參數明顯降低的問題。同時，相對於增大集電區注入劑量和摻雜濃度的其它方法，該方法避免了集電區摻雜濃度增加導致的器件耐壓降低。此外，該製備工藝簡單，易於實現。
文檔編號H01L29/737GK102800589SQ20121030413
公開日2012年11月28日 申請日期2012年8月24日 優先權日2012年8月24日
發明者柴展, 陳靜, 羅傑馨, 伍青青, 王曦 申請人:中國科學院上海微系統與信息技術研究所