動態實時數據壓縮晶片的製作方法

2023-10-04 14:04:04

專利名稱：動態實時數據壓縮晶片的製作方法
技術領域：
本發明涉及一種信息處理技術，特別是動態數據信息的壓縮技術，具體為一種動態實時數據壓縮晶片。
背景技術：
數據壓縮技術是一種應用非常廣泛的信息處理技術，在航天、通訊、氣象等領域都有極其廣泛的應用。它在數據存儲技術中佔有及其重要的位置。
現有的數據壓縮技術大都是對已知數據進行壓縮，即進行壓縮的數據對象，在壓縮時必須都是已知的，對這些已知的數據提煉出一個數據模型和算法，然後根據這個模型和算法對已知數據進行重新編碼，並進行存儲或傳輸。現在流行的MPEG視頻、音頻壓縮以及WINDOWS環境下的WINZIP對數據文件進行的壓縮都屬於該類。這種數據壓縮的原理在進行動態測試的條件下不實用或使用極不方便，如汽車、飛機的黑匣子或對人體運動參數(心臟跳動情況、血壓等)的監視，由於汽車、飛機的工作情況或人體的運動參數是動態變化的，無法預知或提前獲取這些數據而提取其特徵建立數據模型來進行數據壓縮，因此在應用和推廣上受到很大的局限。
按照現有的數據壓縮原理對動態數據進行壓縮時，即使通過對信息樣本序列的分析能夠建立數據模型，從而實現對該動態樣本序列的壓縮存儲，當以較高的採樣頻率對高速瞬態的動態信號進行採樣時，會導致大量的冗餘樣本點，且壓縮時間長，主要表現為相鄰樣本點的量化值相同，或者是它們之差在允許的誤差範圍之內，而這些冗餘的樣本點對我們需要得到的有用信息沒有什麼影響，但卻佔用大量的存儲空間，影響數據的壓縮比。

發明內容
本發明解決現有數據壓縮晶片不能有效對動態數據進行實時壓縮且數據壓縮比較低、壓縮速度慢的問題，提供一種壓縮比高、實時特性好的動態實時數據壓縮晶片。
本發明是採用如下技術方案實現的本發明所述的動態實時數據壓縮晶片是基於如下的壓縮原理實現的假定Xi是某一採樣序列中的第I個樣本點，設系統允許誤差為εXI+1，XI+2，......XI+m是第I+1，I+2，......I+m個樣本點，當|XI-XI+m|≤ε，m＝1，2，......n，(n不大於128)則存儲XI和m兩個數據來表示XI+1，XI+2，......XI+m這m個數據。即將XI+1，XI+2，......XI+m這n個數據壓縮掉當|XI-XI+m|＞ε，則存儲XI+m的數據。
動態實時數據壓縮晶片，包含原始數據輸入線埠DD0-DD7、壓縮後數據線埠DB0-DB7和存儲器地址線埠q0-q18，與原始數據輸入線埠相連設有一個鎖存器，鎖存器的輸出端連接有非門，該晶片還包含一個加法器，加法器的輸入端分別與晶片的原始數據輸入線埠DD0-DD7及連接於鎖存器輸出端的非門的輸出端B0-B7相連，加法器的輸出端C0-C7分成並聯兩路，一路經過或門U1、非門U3進入或門U2的輸入端，另一路經過與非門U4進入另一輸入端為ERR CON的或門U5，再經過非門U23進入或門U2的輸入端，這樣，經過推導可得出或門U2的輸出端a的邏輯表達為a＝co+c1+c2+c3+c3+c4+c5+c6+c7+EER-CONC0C1C2C3C4C5C6C7該晶片原始數據輸入線埠的線端DD1-DD7，經過三態門b11-b17與壓縮後數據線埠的線端DB1-DB7相連，壓縮後數據線埠的線端DB0與輸入端接高電位的三態門b10的輸出端相連，該晶片還包含一個冗餘計數器count1，該冗餘計數器count1的輸出線端QQ0-QQ6經過三態門b21-b27與壓縮後數據線埠的線端DB1-DB7相連，壓縮後數據線埠的線端DB0同時與輸入端接低電位的三態門b20的輸出端相連，該晶片還包含一個地址計數器counter1，該地址計數器counter1的輸出端與晶片的存貯器地址線埠q0-q19相連，其中，鎖存器的時鐘端CLK、三態門b10-b17的控制端K、三態門b20-b27的控制端M、冗餘計數器count1的時鐘端CLOCK經過高低電平轉換電路與或門U2的輸出端a相連，冗餘計數器count1的清零端sclr經高低電平轉換電路與或門U2的輸出端a和其自身的輸出線端QQ7相連，地址計數器counter1的時鐘端CLOCK經過高低電平轉換電路與或門U2的輸出端a和冗餘計數器的輸出線端QQ0-QQ6相連。晶片初始工作時，鎖存器將樣本點XI(初始工作時I＝1)的數據鎖存於鎖存器內，同時將樣本點XI(初始工作時I＝1)的數據經三態門b10-b17和壓縮後數據線埠存入所分配地址的存儲單元，隨著晶片原始數據輸入線埠各樣本點XI+M(M為1，2，3，.....n)的數據的依次輸入，樣本點XI的數據依次與其隨後的各樣本點XI+M的數據在加法器中進行比較，完成是否滿足|XI-XI+M|≤ε的判定，根據或門U2的輸出端a的邏輯表達式可以看出，當比較結果相同或者比較結果在誤差範圍內時，或門U2的輸出端a＝1，此時，三態門b10-b17的控制端K為低電平而關閉，三態門b20-b27的控制端M為高電平而開啟，同時冗餘計數器count1的時鐘端CLOCK得到正常計數所需的脈衝信號，而使冗餘計數器開始計數，並經過三態門b20-b27和壓縮後數據線埠將該計數M存入與樣本點XI的數據地址相同的存儲單元，完成樣本點XI後XI+1-XI+M共M個樣本點數據的壓縮，即在該存儲單元中存入的是樣本點XI的數據和計數M的集合，以此代表XI-XI+M的各樣本點的數據，壓縮後數據線埠採用八位數據結構，由於其DB0線端分別與輸入端接有高電位和低電位的三態門b10、b20的輸出端相連，因此，當DB0為低電位時表示當前該埠的DB1-DB7位代表的是被壓縮的數據的個數(或者稱之為前一數據在誤差範圍內的重複個數)，當DB0為高電位時表示當前該存貯埠的DB1-DB7位代表的是採集的樣本點的數據值；當存儲的計數值M(即被壓縮的數據的個數)最大到127時，冗餘計數器的輸出端QQ0-QQ6全部為「1」，其輸出線端QQ0-QQ6經過高低電平轉換電路使地址計數器counter1的CLOCK得到所需的計數脈衝信號，從而使地址計數器counter1加一，同時，當大於127後，冗餘計數器的QQ7位為「1」，經高低電平轉換電路使冗餘計數器的清零端為高電平而清零，使清零後的冗餘計數器count1的重新開始的計數存入地址加一的存儲單元；當XI和XI+m的比較結果不相同或者超出誤差範圍時，或門U2的輸出端a＝0，經過高低電平轉換電路使鎖存器的時鐘端CLK產生上升沿，從而使鎖存器將樣本點XI+m鎖存，同時使地址計數器counter1的時鐘端CLOCK給出計數脈衝而使地址加一，三態門b10-b17的控制端K為高電平而開啟，將樣本點XI+m的數據同時存入加一後的存儲單元，使冗餘計數器清零、三態門b20-b27的控制端M為低電平而關閉，此後，樣本點XI+m的數據與其隨後的各樣本點的數據進行比較，重複以上的工作過程；其中，誤差值ε由ERR CON端的電平高低來確定，當ERR CON端為高電平時，允許誤差為1/128，即兩個比較樣本點相差為一時，後一樣本點被壓縮；當ERR CON端為低電平時(默認值)，允許誤差為1/256，即只有兩個比較樣本一致時，後一樣本點才被壓縮。
從上述的描述可以看出，XI和XI+m的比較是在加法器中完成的，但由於加法器的輸入端前有非門反轉，XI和XI+m實質上進行的是減法比較，如果將加法器直接替代以減法器，將無需非門的反轉，也使得在不超出本發明權利要求保護範圍的情況下，產生該晶片電路結構的最簡單的變型。
從上述的描述還可以看出，所謂高低電平轉換電路就是將晶片電路中的控制端(如或門U2的輸出端a、冗餘計數器的輸出端QQ0-QQ7)電平信號轉換成被控制端(包括鎖存器的時鐘端、三態門b10-b17、b20-b27的控制端K、M、冗餘計數器的時鐘端和清零端、地址計數器的時鐘端)所需的相應控制電平信號，並在該高低電平轉換電路中使晶片電路中的控制端與晶片的用來與該晶片的外圍電路或外圍晶片實現相互控制與被控制的引出線端(引腳)(如INT、READ、VCC等引出線端)組合，滿足該壓縮晶片與外圍電路或外圍晶片的控制與被控制的需要。而滿足上述功能的高低電平轉換電路，在計算機及其晶片技術高度發展的今天，在控制端與被控制端的邏輯控制關係明確的情況下，對電子領域的普通技術人員來說是容易實現的，而且在實現同樣功能的情況下，可容易地設計出不同的電路結構，因此，本發明中的高低電平轉換電路可有不同的電路結構變型。
本發明所述的動態實時數據壓縮晶片可以實時地對動態數據進行壓縮，且每一個樣本點是否被存儲只跟該樣本點以前的樣本點以及測試誤差限的規定有關係，而跟該樣本點以後的樣本點沒有關係，壓縮比高，可節省95％以上的存儲空間。其結構簡單，易於製造。體積小、製造成本低廉，適合於在流水線上大批量生產。低功耗、工作速度快、集成度高、可重複使用。使用方便，只需直接插入集成電路插槽中就能與外接電路相連。該數據壓縮晶片適用於航空航天、石油開採、氣象、通訊以及生物醫學等需要動態實時進行記錄和存儲的場合。


圖1為本發明所述晶片的外部結構示意圖；圖2為本發明所述晶片的電路原理圖；該晶片有52個引出管腳1-q0存儲器地址線 2-q1存儲器地址線3-q2存儲器地址線 4-q3存儲器地址線5-q4存儲器地址線 6-q5存儲器地址線7-q6存儲器地址線 8-q7-存儲器地址線9-q8存儲器地址線 10-q9存儲器地址線11-q10存儲器地址線12-q11存儲器地址線13-q12存儲器地址線14-q13存儲器地址線15-q14存儲器地址線16-q15存儲器地址線17-q16存儲器地址線18-q17存儲器地址線19-q18存儲器地址線20-500K採樣頻率信號21-500K1懸空 22-START壓縮電路選通信號23-READ讀有效，為對存儲器控制信號24-CLK壓縮電路工作時鐘25-CLEAR地址清零 26-VCC電源27-WR存儲器寫28-GND接地29-DB0壓縮後數據線 30-DB1壓縮後數據線31-DB2壓縮後數據線 32-DB3壓縮後數據線33-DB4壓縮後數據線 34-DB5壓縮後數據線35-DB6壓縮後數據線 36-DB7壓縮後數據線37-RST壓縮電路正在工作狀態 38-INT，原始數據有效信號39-DD0原始數據輸入線 40-DD1原始數據輸入線41-DD2原始數據輸入線 42-DD3原始數據輸入線43-DD4原始數據輸入線 44-DD5原始數據輸入線45-DD6原始數據輸入線 46-DD7原始數據輸入線47-NC懸空48-VCC接電源49-ERR-CON誤差限 50-VCC接電源51-VCC接電源 52-GND接地具體實施方式
動態實時數據壓縮晶片，包含原始數據輸入線埠DD0-DD7、壓縮後數據線端DB0-DB7和存儲器地址線埠q0-q18，與原始數據輸入線埠相連設有一個鎖存器S，鎖存器的輸出端連接有非門U31-U38，該晶片還包含一個加法器J，加法器的輸入端分別與晶片的原始數據輸入線埠DD0-DD7及連接於鎖存器輸出端的非門U31-U38的輸出端B0-B7相連，加法器的輸出端C0-C7分成並聯兩路，一路經過或門U1、非門U3進入或門U2的輸入端，另一路經過與非門U4進入另一輸入端為ERR CON的或門U5，再經過非門U23進入或門U2的輸入端，該晶片原始數據輸入線埠的線端DD1-DD7，經過三態門b11-b17與壓縮後數據線埠的線端DB1-DB7相連，壓縮後數據線埠的線端DB0與輸入端接高電位的三態門b10的輸出端相連，該晶片還包含一個冗餘計數器count1，該冗餘計數器count1的輸出線端QQ0-QQ6經過三態門b21-b27與壓縮後數據線埠的線端DB1-DB7相連，壓縮後數據線埠的線端DB0同時與輸入端接低電位的三態門b20的輸出端相連，該晶片還包含一個地址計數器counter1，該地址計數器counter1的輸出端與晶片的存貯器地址線埠q0-q19相連，其中，鎖存器S的時鐘端CLK、三態門b10-b17的控制端K、三態門b20-b27的控制端M、冗餘計數器count1的時鐘端CLOCK經過高低電平轉換電路與或門U2的輸出端a相連，冗餘計數器count1的清零端sclr經高低電平轉換電路與或門U2的輸出端a和其自身的輸出線端QQ7相連，地址計數器counter1的時鐘端CLOCK經過高低電平轉換電路與或門U2的輸出端a和冗餘計數器的輸出線端QQ0-QQ6相連。
或門U2的輸出端a與D觸發器D2的輸入端D相連，壓縮晶片的500K採樣頻率信號引腳(PIN20)經非門U19作為觸發器D2的觸發端，D觸發器D2的輸出端Q經非門U13反轉進入另一輸入端為晶片500K採樣頻率信號引腳(PIN20)的與門U14，與門U14的輸出端與鎖存器的時鐘端CLK相連。經過上述的高低電平轉換路徑，保證當或門U2的輸出端a＝1時(即比較結果相同或在誤差範圍內)，鎖存器的時鐘端CLK維持低電平，鎖存器處於非工作態；當a＝0時，鎖存器的時鐘端CLK為正常的工作時鐘信號，將晶片原始數據輸入線埠當前的樣本點數據鎖存於鎖存器內。鎖存器可選用74373型號。
晶片包含晶片的START引腳(PIN22)作為其時鐘脈衝端、D端接高電位的D觸發器D1，D觸發器D1的輸出端分成兩路，一路作為晶片RST引腳(PIN37)，另一路經非門U12反轉，D觸發器D2的輸出端(或門U2的輸出端a)經另一輸入端為非門U12的輸出端的或門U9，再經過非門U24的反轉與三態門b10-b17的控制端K相連。經過上述的高低電平轉換路徑，使得三態門b10-b17的控制端K，當或門U2的輸出端a＝1時為低電平，a＝0時為高電平，保證樣本點XI和XI+m的比較結果相同或在誤差範圍內(a＝1)時，三態門b10-b17關閉，不相同或者超出誤差範圍(a＝0)時，三態門b10-b17開啟，經壓縮後數據線埠存儲樣本點數據。
非門U13的輸出端(或門U2的輸出端a的反轉)經另一輸入端為非門U12的輸出端的或門U6，再經過非門U18的反轉與三態門b20-b27的控制端M相連。經過該高低電平轉換路徑，使得三態門b20-b27的控制端M，當或門U2的輸出端a＝1時為高電平，a＝0時為低電平，保證樣本點XI和XI+m的比較結果相同或在誤差範圍內(a＝1)時，三態門b20-b27開啟經壓縮後數據線埠存儲被壓縮的樣本點個數，不相同或者超出誤差範圍(a＝0)時，三態門b20-b27關閉。
D觸發器D2的輸出端(或門U2的輸出端a)經另一輸入端為INT引腳(PIN38)的與門U8與冗餘計數器count1的時鐘端CLOCK相連。經過該高低電平轉換路徑，使得當或門U2的輸出端a＝1時，冗餘計數器count1的時鐘端CLOCK受引腳INT的信號控制，使其處於與count1有關的計數狀態。非門U13的輸出端(或門U2的輸出端a的反轉)經另一輸入端為冗餘計數器count1輸出端QQ7位的或門U16與冗餘計數器的清零端sclr相連。經該高低電平轉換，使得當或門U2的輸出端a＝0或者冗餘計數器count1的輸出端QQ7位為「1」時，冗餘計數器count1的清零端為高電平而清零。冗餘計數器count1的輸出端的QQ0-QQ6位經與非門U17，再經另一輸入端為D觸發器D2的輸出端(或門U2的輸出端a)的與門U10，再經另一輸入端為或門U7的輸出端的或門U21，再經另一輸入端為晶片的CLOCK引腳(PIN24)的與門U22後與地址計數器counter1的時鐘端CLOCK相連，或門U7的輸入端為晶片INT引腳(PIN38)和非門U12的輸出端。經該高低電平的轉換，當或門U2的輸出端a＝1時，地址計數器counter1的時鐘端CLOCK為上升沿(計數時所需的脈衝是下降沿)，地址計數器counter1停止計數，當a＝0或者冗餘計數器count1的輸出端QQ0-QQ6位全部為「1」時，地址計數器counter1的時鐘端CLOCK為受晶片INT引腳和CLOCK引腳控制的正常計數脈衝，使地址推進。
晶片的READ引腳(PIN23)經另一輸入端為存儲地址線埠的q19線端的或門U25，再分別經非門U11、U15與D觸發器D1、D2的清零端CLRN相連。
壓縮晶片中的加法器由兩個4位的加法晶片74283構成，鎖存器選用74374，冗餘計數器count1選用4040，地址計數器counter1選用4040和4024的組合。
權利要求
1.一種動態實時數據壓縮晶片，包含原始數據輸入線埠DD0-DD7、壓縮後數據線埠DB0-DB7和存儲器地址線埠q0-q18，其特徵為與原始數據輸入線埠相連設有一個鎖存器S，鎖存器的輸出端連接有非門U31-U38，該晶片還包含一個加法器J，加法器的輸入端分別與晶片的原始數據輸入線埠DD0-DD7及連接於鎖存器輸出端的非門U31-U38的輸出端B0-B7相連，加法器的輸出端C0-C7分成並聯兩路，一路經過或門U1、非門U3進入或門U2的輸入端，另一路經過與非門U4進入另一輸入端為ERR CON的或門U5，再經過非門U23進入或門U2的輸入端，該晶片原始數據輸入線埠的線端DD1-DD7，經過三態門b11-b17與壓縮後數據線埠的線端DB1-DB7相連，壓縮後數據線埠的線端DB0與輸入端接高電位的三態門b10的輸出端相連，該晶片還包含一個冗餘計數器count1，該冗餘計數器count1的輸出線端QQ0-QQ6經過三態門b21-b27與壓縮後數據線埠的線端DB1-DB7相連，壓縮後數據線埠的線端DB0同時與輸入端接低電位的三態門b20的輸出端相連，該晶片還包含一個地址計數器counter1，該地址計數器counter1的輸出端與晶片的存貯器地址線埠q0-q18相連，其中，鎖存器S的時鐘端CLK、三態門b10-b17的控制端K、三態門b20-b27的控制端M、冗餘計數器count1的時鐘端CLOCK經過高低電平轉換電路與或門U2的輸出端a相連，冗餘計數器count1的清零端sclr經高低電平轉換電路與或門U2的輸出端a和其自身的輸出線端QQ7相連，地址計數器counter1的時鐘端CLOCK經過高低電平轉換電路與或門U2的輸出端a和冗餘計數器的輸出線端QQ0-QQ6相連。
2.如權利要求1所述的動態實時數據壓縮晶片，其特徵為——或門U2的輸出端a與D觸發器D2的輸入端D相連，壓縮晶片的500K採樣頻率信號引腳(PIN20)經非門U19作為觸發器D2的觸發端，D觸發器D2的輸出端Q經非門U13反轉進入另一輸入端為晶片500K採樣頻率信號引腳(PIN20)的與門U14，與門U14的輸出端與鎖存器的時鐘端CLK相連——晶片包含晶片的START引腳(PIN22)作為其時鐘脈衝端、D端接高電位的D觸發器D1，D觸發器D1的輸出端分成兩路，一路作為晶片RST引腳(PIN37)，另一路經非門U12反轉，D觸發器D2的輸出端經另一輸入端為非門U12的輸出端的或門U9，再經過非門U24的反轉與三態門b10-b17的控制端K相連——非門U13的輸出端經另一輸入端為非門U12的輸出端的或門U6，再經過非門U18的反轉與三態門b20-b27的控制端M相連——D觸發器D2的輸出端經另一輸入端為INT引腳(PIN38)的與門U8與冗餘計數器count1的時鐘端CLOCK相連，非門U13的輸出端經另一輸入端為冗餘計數器count1輸出端QQ7位的或門U16與冗餘計數器的清零端sclr相連，冗餘計數器count1的輸出端的QQ0-QQ6位經與非門U17，再經另一輸入端為D觸發器D2的輸出端的與門U10，再經另一輸入端為或門U7的輸出端的或門U21，再經另一輸入端為晶片的CLOCK引腳(PIN24)的與門U22後與地址計數器counter1的時鐘端CLOCK相連，或門U7的輸入端為晶片INT引腳(PIN38)和非門U12的輸出端。
全文摘要
本發明為動態數據壓縮晶片，包含數據輸入埠、數據存貯埠和地址埠，與輸入埠相連設有一個鎖存器，鎖存器的輸出端連接有非門，該晶片還包含一個加法器，加法器的輸入端分別與晶片的數據輸入埠和連接於鎖存器輸出端的非門的輸出端相連，還包含受加法器輸出端信號控制的三態門、冗餘計數器、地址計數器。該動態數據壓縮晶片可以實時地對動態數據進行壓縮，且每一個樣本點是否被存儲只跟該樣本點以前的樣本點以及測試誤差限的規定有關係，而跟該樣本點以後的樣本點沒有關係，壓縮比高。其結構簡單，易於製造。體積小、製造成本低廉。該數據壓縮晶片適用於航空航天、石油開採、通訊、氣象以及生物醫學等需要動態實時進行記錄和存儲的場合。
文檔編號H04N7/26GK1414706SQ02135828
公開日2003年4月30日 申請日期2002年11月20日 優先權日2002年11月20日
發明者張文棟, 熊繼軍, 劉俊, 翟成瑞 申請人:華北工學院