半導體存儲裝置、控制裝置、控制方法
2023-10-09 01:46:34
專利名稱：：半導體存儲裝置、控制裝置、控制方法
技術領域：
：本發明涉及利用2值或多值在單元內存儲數據的半導體存儲裝置、半導體控制裝置、半導體控制方法。
背景技術：
：近年來，利用USB存儲器、快閃記憶體卡、快閃記憶體盤等非易失性存儲器的存儲器設備廣泛普及。另外，作為使這些存儲器設備大容量化的技術，如圖28所示，已知如下多值化技術增加各存儲器單元的電壓的閾值，例如在4值型存儲器單元的情況下，使「11」、「10」、「01」、「00」的各2位數據與電壓的各等級相對應，從而在一個存儲器單元中存儲3值以上的數據。此外，作為本發明關聯的現有技術，已知有確保高可靠性並且高速動作的大容量的非易失性半導體存儲裝置和數據存儲系統(例如，參照專利文獻1)。專利文獻1JP特開2001-210082號公報。
發明內容發明要解決的問題然而，利用多值化技術的大容量化的多值存儲器設備存在可靠性低的問題。以下，利用圖29圖31來說明多值化技術的問題點。圖29是表示2值型存儲器單元和4值型存儲器單元的容限(margin)的圖，圖30是表示2值型存儲器單元的單元分布和閾值的關係的圖，圖31是表示4值型存儲器單元的單元分布和閾值的關係的圖。如圖29所示，就2值型存儲器單元而言，用於判定「0」和「1」的電壓的閾值具有足夠的容限，因此數據反演(datainversion)的可能性低，從而能夠實現高可靠性。另一方面，就4值型存儲器單元而言，用於判定「00」、「01」、「10」、「11」的電壓的閾值不具有足夠的容限，所以數據反演的可能性高，可靠性低。具體來說，在圖30所示的2值型存儲器單元的情況下，在閾值Ref-I、Ref-2、Ref-3中，以Ref-2作為閾值，如果電壓比Ref-2低，則不管電壓是Level-O還是Level-I，都判定為數據是「1」；如果電壓比Ref-2高，則不管電壓是Level-2還是Level-3，都判定為數據是「0」。與此相對，在圖31所示的4值型存儲器單元的情況下，如果電壓比Ref-I低，則判定為數據是「11」；如果電壓比Ref-I高並且比Ref-2低，則判定為數據是「10」；如果電壓比Ref-2高並且比Ref-3低，則判定為數據是「01」；如果電壓比Ref_3高，則判定為數據是「00」。因此，不會如2值型存儲器單元那樣不管電壓為Level-O還是Level-I都判定為相同數據。例如，在應該寫入「11」數據的存儲器單元上，如果施加Level-I的電壓，則該存儲器單元的數據在讀取時會判定為「10」。此外，圖30所示的Ref-2和Ref-3是為了與4值型存儲器單元進行比較的圖示，在2值型存儲器單元中實際只有Ref-2作為閾值存在。如上述所述，多值存儲器設備雖然能夠實現大容量化但所存儲的數據的可靠性低。但是，因圖像、影像等用戶數據的大容量化，而需求更大容量的存儲器設備，因此需要可實現高可靠性和大容量的存儲器設備。本發明是為了解決上述問題點而做出的發明，目的在於，提供-種半導體存儲裝置、控制裝置、控制方法，能夠基於管理信息利用2值或多值來保存數據。用於解決問題的方法為了解決上述問題，本發明提供一種半導體存儲裝置，具有多個單元，能夠存儲數據；閾值決定部，基於規定的管理信息，把要寫入所述多個單元中的每個單元的值決定為2值或多值，基於所決定的要寫入所述多個單元中的每個單元的值，來決定閾值，所述規定的管理信息是用於管理數據的信息；寫入部，基於由所述閾值決定部決定的閾值，向所述多個單元寫入所述數據。另外，提供一種控制裝置，對由能夠存儲數據的多個單元構成的半導體存儲裝置進行控制，具有閾值決定部，基於規定的管理信息，把要寫入所述多個單元中的每個單元的值決定為2值或多值，基於所決定的要寫入所述多個單元中的每個單元的值，來決定閾值，所述規定的管理信息是用於管理數據的信息；寫入部，基於由所述閾值決定部決定的閾值，向所述多個單元寫入所述數據。另外，提供一種控制方法，對由能夠存儲數據的多個單元構成的半導體存儲裝置進行控制，包括閾值決定步驟，基於規定的管理信息，把要寫入所述多個單元中的每個單元的值決定為2值或多值，基於所決定的要寫入所述多個單元中的每個單元的值，來決定閾值，所述規定的管理信息是用於管理數據的信息；寫入步驟，基於由所述閾值決定步驟決定的閾值，向所述多個單元寫入所述數據。圖1是表示第一實施方式的信息處理裝置的圖。圖2是表示第一實施方式的信息處理裝置的硬體結構的圖。圖3是第一實施方式的NAND快閃記憶體器的結構的框圖。圖4是控制IC的結構的框圖。圖5是表示構成NAND快閃記憶體陣列(flasharray)的多個單元的電路圖。圖6是讀出放大器(senseamplifier)/比較儀(comparator)電路的電路圖。圖7是讀出放大器/比較儀電路的電路圖。圖8是表示存儲在NAND快閃記憶體陣列中的數據的結構的圖。圖9是表示設定表的圖。圖10是表示文件系統識別處理動作的流程圖。圖11是表示第一實施方式的寫入處理動作的流程圖。圖12是表示屬性信息識別處理動作的流程圖。圖13是表示切換處理動作的流程圖。圖14是表示接通電源時進行變換處理的處理動作的流程圖。圖15是表示空閒(idle)時進行變換處理的處理動作的流程圖。圖16是表示一定時間內無指令時進行變換處理的處理動作的流程圖。圖17是表示變換處理動作的流程圖。圖18是表示改寫處理動作的流程圖。圖19是表示子目錄校驗(subdirectorycheck)處理動作的流程圖。圖20是表示發送2值和多值各自的使用量的處理動作的流程圖。圖21是表示將2值的使用量變換為多值的使用量並發送至主機(host)的處理動作的流程圖。圖22是表示空餘容量計算處理動作的流程圖。圖23是表示針對空餘容量以上的數據返回出錯(error)的處理動作的流程圖。圖24是表示閾值修正處理動作的流程圖。圖25是表示第二實施方式的寫入處理動作的流程圖。圖26是表示第三實施方式的寫入處理動作的流程圖。圖27是表示第四實施方式的寫入處理動作的流程圖。圖28是表示2值型存儲器單元、4值型存儲器單元和8值型存儲器單元所保存的位(bit)的圖。圖29是表示2值型存儲器單元和4值型存儲器單元的容限的圖。圖30是表示2值型存儲器單元的單元分布和閾值的關係的圖。圖31是表示4值型存儲器單元的單元分布和閾值的關係的圖。具體實施例方式以下，參照附圖，對本發明的實施方式的例子進行說明。第一實施方式首先，參照附圖來說明本實施方式的信息處理裝置。圖1是表示本實施方式的信息處理裝置的圖，圖2是表示本實施方式的信息處理裝置的硬體結構的圖。如圖1所示，本實施方式的信息處理裝置1是搭載NAND快閃記憶體器10作為輔助存儲裝置的個人計算機。另外，如圖2所示，信息處理裝置1具有作為主存儲裝置的存儲器14、作為中央計算裝置的CPU13。另外，信息處理裝置1具有晶片組(NorthBridge北橋)11，其用於在CPU13與存儲器14等之間高速進行信息通信和控制；BI0S19，其用於存儲用於對周邊設備的最低等級的輸入輸出進行控制的程序組。另外，信息處理裝置1除了具有上述設備以外，還具有晶片組(SouthBridge南橋)12，其用於對在CPU13和比存儲器14低速的周邊設備之間的信息通信進行控制；聲板(audioboard)17，其用於控制音源的輸出；USB/PCI接口18，其用於與USB對應設備或PCI總線對應設備進行連接；LAN接口16，其能夠與網板(networkboard)連接從而與外部進行通信；NAND快閃記憶體器10。另外，NAND快閃記憶體器10具有作為非易失性存儲器的NAND快閃記憶體陣列101和對NAND快閃記憶體器進行控制的NAND控制器20。此外，信息處理裝置1不僅限於個人計算機，例如只要是行動電話、PDA等需要存儲裝置的設備即可。接著，對本實施方式的NAND快閃記憶體器進行說明。圖3是表示本實施方式的NAND快閃記憶體器的結構的框圖。NAND快閃記憶體器10具有NAND快閃記憶體陣列101(多個單元、半導體存儲裝置)、X解碼器102、Y解碼器103、讀出放大器/比較儀電路104、地址寄存器/計數器105、指令寄存器106、輸入輸出緩衝器107、控制IC20(控制裝置、閾值決定部、檢測部、閾值變換部、閾值修正部、寫入部)。7NAND快閃記憶體陣列101是由多個單元構成的非易失性存儲器。另外，X解碼器102用於在行方向選擇用於構成NAND快閃記憶體陣列101的二維排列的多個單元。另外，Y解碼器103用於在列方向選擇多個單元。另外，讀出放大器/比較儀電路104基於規定的閾值將所輸入的電壓變換為數字信息。另外，地址寄存器/計數器105用於在對NAND快閃記憶體陣列101進行存取時指定地址。另外，指令寄存器106用於保存所接收的指令。另外，輸入輸出緩衝器107是存儲區域，暫時存儲與作為主機的信息處理裝置1之間進行數據和地址輸入輸出中的數據。另外，控制IC20用於控制NAND快閃記憶體器10。另外，指令寄存器106和控制IC20從主機接收指令鎖存(commandlatchenable)信號、地址鎖存(addresslatchenable)信號、晶片啟動(chipenable)信號、允許讀(readenable)信號、允許寫(writeenable)信號、防寫(write-protect)信號，來作為輸入輸出用的控制信號，將這些信號的組合作為指令。另外，控制IC20輸出就緒/忙(Ready/busy)信號和出錯信號。下面說明控制IC。圖4是表示控制IC的結構的框圖。控制IC20具有主機接口單元201、控制寄存器202、緩衝器203、ECC單元204、NAND接口單元205、微處理器206、R0M207、RAM208。另外，主機接口單元201用於與主機之間收發指令。另外，控制寄存器202是保存各種參數的區域。另外，NAND接口單元205用於與NAND快閃記憶體陣列101之間收發指令。另外，緩衝器203是暫時保存由NAND接口單元205從NAND快閃記憶體陣列101讀出的指令以及由主機接口單元從主機接收到的指令的區域。另外，ECC單元204在寫入數據時生成ECC，在讀取數據時基於ECC來檢測並訂正數據錯誤。另外，微處理器206對控制IC20進行整體控制。另外，R0M207存儲用於微處理器206進行處理的固件(firmware)。另外，RAM208是微處理器206所使用的存儲器。接著，針對構成NAND快閃記憶體陣列的多個單元以及讀出放大器/比較儀電路進行說明。圖5是表示構成NAND快閃記憶體陣列的多個單元的電路圖。另外，圖6和圖7是表示讀出放大器/比較儀電路的電路圖。如圖5所示，在NAND快閃記憶體陣列101中，利用位線和源線來對單元的控制柵施加正電壓，使浮動柵蓄積電子，由此寫入數據。另外，由於位線和源線以多個單元為單位相連接，因此，NAND快閃記憶體陣列101以由多個單元構成的單元組為單位來寫入數據。另外，如圖6所示，與單元連接的讀出放大器/比較儀電路104由讀出放大器104a104c和比較儀電路104d構成，所述讀出放大器104a104c用於對所設定的閾值(Ref-IRef-3)與所輸入的電壓進行比較並輸出比較結果，所述比較儀電路104d用於對由讀出放大器104a104c輸出的結果進行比較，並將其變換為數字數據。另外，比較儀電路104d能夠利用由控制IC20發送來的MLC信號來切換2值或4值，在未接收到MLC信號的情況下，如圖30所示，如果電壓比Ref-2低則輸出「1」，如果電壓比Ref-2高則輸出「0」，但理想的電壓是比Ref-3高的電壓或比Ref-I低的電壓，因此在2值的情況下施加有其以外的電壓時，比較儀電路將Ref-2作為閾值來輸出數據，但將這種情況當作單元惡化而對控制IC20返回出錯。另外，比較儀電路104d在接收到MLC信號的情況下，如圖31所示，如果電壓比Ref-I低則輸出「11」，如果電壓比Ref-I高並且比Ref-2低則輸出「10」，如果電壓比Ref-2高並且比Ref-3低則輸出「01」，如果電壓比Ref-3高則輸出「00」。另外，如圖7所示，也可以做成這樣的結構讀出放大器/比較儀電路104隻有在接收到MLC信號的情況下，才向讀出放大器104a和讀出放大器104c輸出比較結果。接著，針對存儲在NAND快閃記憶體陣列中的數據的結構進行說明。圖8是表示存儲在NAND快閃記憶體陣列中的數據的結構的圖。如圖8所示，在NAND快閃記憶體器10進行讀/寫的數據以扇區為單位存儲在數據區域內，在冗餘區域內存儲有備用區(spare)，該備用區是分別與扇區對應的冗餘數據區。另外，以由扇區AD和分別與扇區對應的備用區A』D』構成的區塊為單位，來刪除數據。另外，在各扇區的備用區寫入如下數據LSN(L0gicalSectorNumber邏輯扇區號)，其作為表示所對應的扇區編號的數據；DV(DataValidity數據有效性)，其作為用於有效性檢查(validitycheck)的數據；BBI(BadBlockInfomation壞塊信息)，其表示因單元惡化而導致無法記錄數據的不良區塊；ECC(ErrorCorrectionCodeforDataField數據欄位的糾錯碼)，其作為扇區的錯誤訂正碼；ECCS(ErrorCorrectionCodeforSpareField備用區欄位的糾錯碼)，其作為備用區的錯誤訂正碼；MLC標誌(MultiLevelCellFlag多層式存儲標誌)，其作為表示以4值來保存數據的標誌；WF(WriteFrequency寫入頻率)，其表示在扇區內寫入數據的次數；EI(ErrorInformation錯誤信息)，其表示從讀出放大器/比較儀電路104返回出錯的扇區。此外，MLC標誌被設為Y或N，Y表示扇區以4值進行保存，N表示扇區以2值進行保存。另外，EI被設定為0或1，0表示扇區相關於閾值沒有問題，1表示扇區相關於閾值有問題，初始狀態為0。接著，針對存儲在NAND快閃記憶體陣列中的設定表進行說明。圖9是表示設定表的圖。NAND快閃記憶體陣列101中存儲有圖9所示的設定表。在設定表中，與寫入模式對應關聯地存儲有與NAND快閃記憶體陣列101的文件系統對應的屬性信息。該寫入模式被設定為SLC(SingleLevelCell單層單元)或MLC(MultiLevelCell多層單元)，所述SLC意味著以2值進行保存，所述MLC意味著以4值來進行保存。另外，根據該設定表，只有數據的屬性信息為「Archive」(存檔)的情況下，數據才以4值保存在NAND快閃記憶體陣列101內。此外，該設定表作為文件系統而與FAT16對應，但也可以針對各種文件系統準備設定表。另外，該設定表可以存儲在控制IC20的R0M207內。接著，針對本實施方式的NAND快閃記憶體器的動作進行說明。控制器IC20的微處理器206為了識別數據的屬性信息，首先要識別NAND快閃記憶體陣列的文件系統。圖10是表示文件系統識別處理動作的流程圖。首先，微處理器206使NAND接口單元205從NAND快閃記憶體陣列101讀取分區表(partitiontable)的5thByte(SlOl)，並判斷5thByte是否為Olh(S102)，其中，上述分區表是表示文件系統種類的信息。在5thByte不是Olh的情況下(S102，否)，微處理器206判斷5thByte是否為04h(S103)。在5thByte不是04h的情況下(S103，否)，微處理器206判斷5thByte是否為06h(S104)。在5thByte不是06h的情況下(S104，否)，微處理器206判斷5thByte是否為07h(S105)。在5thByte不是07h的情況下(S105，否)，微處理器206判斷5thByte是否為0Ch(S106)。在5thByte不是OCh的情況下(S106，否)，微處理器206結束處理。另一方面，在5thByte是OCh的情況下(S106，是)，微處理器206從NAND快閃記憶體陣列101讀入以FAT32為基準的設定表，將其作為用於判斷文件的屬性信息的設定表存儲在RAM中(Slll)。另外，在步驟S105的判斷中，在5thByte是07h的情況下(S105，是)，微處理器206從NAND快閃記憶體陣列101讀入以NTFS為基準的設定表，將其作為用於判斷文件的屬性信息的設定表存儲在RAM中(SllO)另外，在步驟S104的判斷中，在5thByte是06h的情況下(S104，是)，微處理器206從NAND快閃記憶體陣列101讀入以FAT16(32MB2GB)為基準的設定表，將其作為用於判斷文件的屬性信息的設定表存儲在RAM中(S109)另外，在步驟S103的判斷中，在5thByte是04h的情況下(S103，是)，微處理器206從NAND快閃記憶體陣列101讀入以FAT16(32MB)為基準的設定表，將其作為用於判斷文件的屬性信息的設定表存儲在RAM中(S108)。另外，在步驟S102的判斷中，在5thByte是Olh的情況下(S102，是)，微處理器206從NAND快閃記憶體陣列101讀入以FAT12為基準的設定表，將其作為用於判斷文件的屬性信息的設定表存儲在RAM中(S107)。通過以上的動作，微處理器206識別出NAND快閃記憶體陣列101的文件系統，將與文件系統對應的設定表設定在RAM中。另外，上述文件系統只是一個例子，可以根據NAND快閃記憶體器10所存儲的OS、環境，預先設定與控制IC20對應的文件系統。另外，在本實施方式中，NAND快閃記憶體陣列101的文件系統為FAT16(32MB2GB)。在通過上述動作，從主機向預先設定了適當的文件系統的NAND快閃記憶體器10發送了用於指示寫入數據的寫入指令的情況下，微處理器206執行以下說明的寫入處理。圖11是表示寫入處理動作的流程圖。首先，如果微處理器206經由主機接口單元201從主機接收到寫入指令(S201)，則參照作為扇區編號的LSN(S202)，判斷LSN是否為表示根目錄(rootdirectory)區域的編號(S203)。在LSN是表示根目錄區域的編號的情況下(S203，是)，微處理器206執行後述的屬性信息識別處理(S204，閾值決定步驟)，在設定表中，判斷屬性信息是否為設定為4值的屬性，即，判斷是否為「Archive」(S205,閾值決定步驟)。在屬性信息為「Archive」的情況下(S205，是)，微處理器206經由NAND接口單元205，以4值將暫存在輸入輸出緩衝器107中的數據保存在NAND快閃記憶體陣列101中(S206，寫入步驟)，將備用區的MLC標誌設定為Y(S207)，將暫存在輸入輸出緩衝器107中的目錄數據(directorydata)保存在NAND快閃記憶體陣列101中(S208)，其中，上述備用區是寫入NAND快閃記憶體陣列101中的數據的扇區的冗餘數據區。另外，在步驟S205的判斷中，在屬性信息不是「Archive」的情況下(S205，否)，微處理器206經由NAND接口單元205，以2值將暫存在輸入輸出緩衝器內的數據保存在NAND快閃記憶體陣列101中(S211，寫入步驟)，將寫入NAND快閃記憶體陣列101中的數據的MLC標誌設定為N(S212)，將暫存在輸入輸出緩衝器107中的目錄數據保存在NAND快閃記憶體陣列101中(S208)。另外，在步驟S203的判斷中，在LSN不是表示根目錄區域的編號的情況下(S203，否)，微處理器206參照暫存在輸入輸出緩衝器內的數據的12thByte的5thbit(S209)，判斷12thByte的5thbit是否為1(S210)。在12thByte的5thbit是1的情況下(S210，是)，微處理器206執行後述的屬性信息識別處理(S204)。另一方面，在12thByte的5thbit不是1的情況下(S210，否)，微處理器206經由NAND接口單元205，以2值將暫存在輸入輸出緩衝器內的數據保存在NAND快閃記憶體陣列101中(S211)，將寫入NAND快閃記憶體陣列101中的數據的MLC標誌設定為N(S212)，將暫存在輸入輸出緩衝器107中的目錄數據保存在NAND快閃記憶體陣列101中(S208)。接著，說明圖11的步驟S204的處理所對應的屬性信息識別處理。圖12是表示屬性信息識別處理動作的流程圖。此外，在圖12中，控制IC已接收寫入指令，數據被暫存在輸入輸出緩衝器中。首先，微處理器206參照暫存在輸入輸出緩衝器107中的目錄數據的12thByte(S301)，判斷12thByte的IstBit是否為1(S302)。在IstBit不是1的情況下(S302,否)，微處理器206判斷12thByte的2ndBit是否為1(S303)。在2ndBit不是1的情況下(S303,否)，微處理器206判斷12thByte的3rdBit是否為1(S304)。在3rdBit不是1的情況下(S304,否)，微處理器206判斷12thByte的4thBit是否為1(S305)。在4thBit不是1的情況下(S305,否)，微處理器206判斷12thByte的5thBit是否為1(S306)。在5thBit不是1的情況下(S306,否)，微處理器206判斷12thByte的6thBit是否為1(S307)。在6thBit不是1的情況下(S307，否)，微處理器206結束屬性信息識別處理。另一方面，在6thBit是1的情況下(S307，是)，微處理器206將屬性信息置為"Archive"(S313)。另外，在步驟S306的判斷中，在5thBit是1的情況下(S306，是)，微處理器206將屬性信息置為"Directly"(直接存取)(S312)。另外，在步驟S305的判斷中，在4thBit是1的情況下(S305，是)，微處理器206將屬性信息置為"VolumeLabel"(卷標)(S311)。另外，在步驟S304的判斷中，在3rfBit是1的情況下(S304，是)，微處理器206將屬性信息置為"Hidden"(隱藏)(S310)。另外，在步驟S303的判斷中，在2ndBit是1的情況下(S303，是)，微處理器206將屬性信息置為"System"(系統)(S309)。另外，在步驟S302的判斷中，在IstBit是1的情況下(S302，是)，微處理器206將屬性信息置為"ReadOnly」(只讀)(S308)。11如上所述，基於預先設定的屬性信息以2值或4值來保存數據，由此，能夠以2值保存例如系統數據等需要高可靠性的數據，並且以4值來保存例如用戶數據這樣的不需要高可靠性的數據，從而能夠同時實現高可靠性和大容量。另外，也可以根據數據的重要度來階段性地切換2值、4值、8值的保存方法。接著，針對以2值或4值保存在NAND快閃記憶體陣列中的數據的讀取處理中的2值、4值切換處理進行說明。圖13是表示切換處理動作的流程圖。首先，如果主機接口單元201從主機接收到讀取指令(S401)，則微處理器206經由NAND接口單元205，參照由讀取指令所指定的NAND快閃記憶體陣列中存儲的數據的MLC標誌(S402)，判斷MLC標誌的值是否為Y(S403)。在MLC標誌的值是Y的情況下(S403，是)，微處理器206經由NAND接口單元205，將MLC信號發送至讀出放大器/比較儀電路104(S404)。另一方面，在MLC標誌的值不是Y的情況下(S403，否)，微處理器206結束處理。如上所述，微處理器206參照數據的MLC標誌，判斷數據的保存方法，在圖6和圖7說明的那樣4值的情況下，通過將MLC信號發送至讀出放大器/比較儀電路104來切換2值和4值。另外，所讀取的數據經由輸入輸出緩衝器107而被發送至主機。接著，利用圖14圖19來說明將以2值寫入的數據變換為4值的變換處理。圖14是表示接通電源時進行變換處理的處理動作的流程圖。首先，如果接通了信息處理裝置1的電源，則控制IC20被復位(S501)，復位後的控制IC的微處理器206生成邏輯/物理映射表(S502)，執行後述的變換處理(S503)。圖15是表示空閒時進行變換處理的處理動作的流程圖。首先，微處理器206讀取狀態寄存器(StatusRegister)(S601)，判斷狀態寄存器是否為表示空閒狀態的值RDY(S602)。在狀態寄存器是RDY的情況下(S602，是)，微處理器206執行後述的變換處理(S603)。另一方面，在狀態寄存器不是RDY的情況下(S602，否)，微處理器結束處理。此夕卜，在本實施方式中，可以從信息處理裝置1的CPU的狀態寄存器取得狀態寄存器的值，也可以從微處理器206的狀態寄存器取得狀態寄存器的值。圖16是表示在一定時間內無指令時進行變換處理的處理動作的流程圖。首先，微處理器206讀取狀態寄存器(S701)，判斷狀態寄存器是否為RDY(S702)。在狀態寄存器是RDY的情況下(S702，是)，微處理器206起動計時器，待機規定的時間(S703)，判斷狀態寄存器是否為RDY(S704)。在狀態寄存器為RDY的情況下(S704，是)，微處理器206執行變換處理(S705)。另一方面，在狀態寄存器不是RDY的情況下(S704，否)，微處理器206結束處理。另外，在步驟S702的判斷中，在狀態寄存器不是RDY的情況下(S702，否)，微處理器206結束處理。如圖14圖15所示，微處理器206以規定的條件作為觸發條件(trigger)來執行變換處理。圖17是表示圖14的步驟S503、圖15的步驟S603、圖16的步驟S705所對應的變換處理動作的流程圖。首先，微處理器206從NAND快閃記憶體陣列101的根目錄區域讀取32Byte(S801)，判斷所讀取的32Byte的IstByte是否為OOh或E5h(S802)。在IstByte是OOh或E5h的情況下(S802，是)，微處理器206判斷所讀取的32Byte是否為根目錄區域的最末尾(S803)。在32Byte是根目錄區域的最末尾的情況下(S803，是)，微處理器206結束處理。另一方面，在所讀取的32Byte不是根目錄區域的最末尾的情況下(S803，否)，微處理器206對當前指針(CurrentPointer)添加32Byte並將其作為讀取指針(ReadPointer)(S807)，再次從根目錄區域讀取32Byte(S801)。另外，在步驟802的判斷中，IstByte既不是OOh也不是E5h的情況下(S802，否)，微處理器206執行後述的改寫處理(S804)，判斷12thByte的5thbit是否為1(S805)。在12thByte的5thbit是1的情況下(S805，是)，微處理器206執行後述的子目錄校驗處理(S806)，判斷所讀取的32Byte是否為根目錄區域的最末尾(S803)。另一方面，在12thByte的5thbit不是1的情況下(S805，否)，微處理器206判斷所讀取的32Byte是否為根目錄區域的最末尾(S803)。接著，說明上述變換處理中的改寫處理動作。圖18是表示改寫處理動作的流程圖。此外，以下說明的處理對應於圖17中的步驟S804，S卩，已從根目錄區域讀取32Byte。首先，微處理器206從26thByte27thByte參照集群地址(ClusterAddress)N(S901)，讀取集群地址N所指定的數據的MLC標誌(S902)，判斷MLC標誌是否為Y(S903)。在MLC標誌是Y的情況下(S903，是)，微處理器206判斷集群地址N是否處於表示最後集群的FFF8h以上並且FFFFh以下(S904)。在集群地址N不處於FFFSh以上並且FFFFh以下的情況下(S904，是)，微處理器206從集群地址N讀取數據的下個集群地址N(S908)，再次讀取MLC標誌(S902)。另一方面，集群地址N處於FFF8h以上並且FFFFh以下的情況下(SS904，否)，微處理器206結束處理。另外，在步驟S903的判斷中，在MLC標誌不是Y的情況下(S903，否)，微處理器206經由NAND接口單元205，從快閃記憶體陣列將數據讀出至讀出放大器/比較儀電路104，將所讀取的數據存儲在輸入輸出緩衝器107內，以4值在NAND快閃記憶體陣列101內寫入數據(S906)，將MLC標誌設定為Y(S907)，然後判斷集群地址N是否處於表示最後集群的FFFSh以上並且FFFFh以下(S904)。接著，說明上述變換處理中的子目錄校驗處理動作。圖19是表示子目錄校驗處理動作的流程圖。此外，以下說明的處理對應於圖17中的步驟S806，S卩，已從根目錄區域或圖19的子目錄區域讀取32Byte。首先，微處理器206從26thByte27thByte參照集群地址N(SlOOl)，從集群地址N所指定的子目錄區域讀取32Byte(S1002)，判斷IstByte是否為OOh或E5h(S1003)。在IstByte是OOh或E5h的情況下(S1003，是)，微處理器206判斷集群地址N是否處於FFF8h以上並且FFFFh以下(S1004)。在集群地址N處於FFFSh以上並且FFFFh以下的情況下(S1004，是)，微處理器206結束處理。另一方面，在集群地址N處於FFF8h以上並且FFFFh以下的情況下(S1004，否)，微處理器206從集群地址N讀取子目錄的下個集群地址N(S1007)，再次從子目錄區域讀取32Byte(S1002)。另外，在步驟S1003的判斷中，在IstByte不是OOh或E5h的情況下(S1003，否)，微處理器206執行上述改寫處理(S1005)，判斷12thByte的5thbit是否為1(S1006)。在12thByte的5thbit是1的情況下(S1006,是)，微處理器206從26thByte27thByte讀取下個子目錄的集群地址N(SlOOl)。另一方面，在12thByte的5thbit不是1的情況下(S1006，否)，微處理器206判斷集群地址N是否處於FFF8h以上並且FFFFh以下(S1004)。通過上述處理，NAND快閃記憶體器10能夠將以2值寫入的數據改寫為以4值寫入。此外，雖然說明了將以2值寫入的數據改寫為以4值寫入的情況，但也可以將以4值寫入的數據改寫為以2值寫入。接著，說明將本實施方式的NAND快閃記憶體器的使用量發送至主機的處理。圖20是表示發送2值和多值各自的使用量的處理動作的流程圖。首先，微處理器206如果經由主機接口單元201而從主機接收到讀取指令(SllOl)，則將用於對LSN進行計數的變量SN、用於對以2值保存的扇區進行計數的變量S、用於對以4值保存的扇區進行計數的變量M分別設為0(S1102)，然後經由NAND接口單元205讀取LSNSN的MLC標誌(Si103)，判斷MLC標誌是否為Y(Si104)。在MLC標誌不是Y的情況下(S1104，否)，微處理器206判斷MLC標誌是否為N(S1105)。在MLC標誌不是N的情況下(SSl105，否)，微處理器206對變量SN加1(Si106)，判斷變量SN的值是否大於存儲器單元陣列101的扇區的最大值(S1107)。在變量SN的值大於存儲器單元陣列101的扇區的最大值的情況下(S1107，是)，微處理器206經由主機接口單元201將變量M的值發送至主機(Si108)，並經由主機接口單元201將變量S的值發送至主機(S1109)。另一方面，在變量SN的值處於存儲器單元陣列101的扇區的最大值以下的情況下(Si107，否)，微處理器206再次經由NAND接口單元205來讀取LSNSN的MLC標誌(Si103)。另夕卜，在步驟S1105的判斷中，在MLC標誌是N的情況下(S1105，是)，微處理器206對變量S加1(Sllll)，對變量SN加1(Si106)。另夕卜，在步驟S1104的判斷中，在MLC標誌是Y的情況下(S1104，是)，微處理器206對變量M力口1(1110)，對變量SN力口1(Si106)。通過上述那樣發送以2值寫入的扇區和以4值寫入的扇區的各自的數量，主機能夠基於變量M、變量S、扇區的信息量，來計算2值、4值各自的NAND快閃記憶體器10的使用量。另外，本實施方式的NAND快閃記憶體器10能夠將2值的使用量變換為多值的使用量並將其發送至主機。圖21是表示將2值的使用量變換為多值的使用量後將其發送至主機的處理動作的流程圖。此外，步驟SllOl步驟Sllll執行與圖20相同的處理，因此省略說明，下面說明步驟S1112步驟S1114。在步驟S1107的判斷中，在變量SN的值大於存儲器單元陣列101的扇區的數量的情況下(Si107，是)，微處理器206將變量S的值乘2(Si112)，對變量M的值加上變量S的值(S1113)，然後經由主機接口單元201將變量M的值發送至主機(S1114)。如上述，將以2值保存數據的扇區的數量乘2，再加上以4值保存數據的扇區的數量，由此能夠計算出4值的使用量。另外，將以4值保存數據的扇區的數量除以2，再加上以2值保存數據的扇區的數量，由此能夠計算出2值的使用量。接著，說明空餘容量計算處理。圖22是表示空餘容量計算處理動作的流程圖。首先，微處理器206經由主機接口單元201從主機接收讀取指令(S1201)，將用於對LSN進行計數的變量SN、用於對數據有效性為「Valid(有效)，，的扇區進行計數的變量V、表示空餘容量的變量E，分別設置為0(S1202)，經由NAND接口單元205讀取LSNSN的數據有效性(S1203)，判斷數據有效性是否為「Valid」(S1204)。在數據有效性不是「Valid」的情況下(S1204，否)，微處理器206對變量SN加1(S1205)，判斷變量SN的值是否大於存儲器單元陣列101的扇區的總數(S1106)。在變量SN的值大於存儲器單元陣列101的扇區的最大值的情況下(S1206，是)，將從扇區的最大值減去V的值之後的值作為E的值(S1207)，將E的值除以2之後(S1208)，將E的值發送至主機(S1209)。另一方面，在變量SN的值處於存儲器單元陣列101的扇區的最大值以下的情況下(S1206，否)，微處理器206再次經由NAND接口單元205讀取LSNSN的數據有效性(S1203)。另外，在步驟1204中，在數據有效性為「Valid」的情況下(S1204，是)，微處理器206對V的值加1(S1210)，對SN的值加1(S1205)。通過上述動作，NAND快閃記憶體器10能夠計算出以2值寫入NAND快閃記憶體陣列101的情況下的空餘容量。利用該以2值寫入的情況下的空餘容量，在以2值寫入數據的情況下寫入了空餘容量以上的信息量的數據時，能夠對主機發送出錯。圖23是表示針對空餘容量以上的數據返回出錯的處理動作的流程圖。首先，微處理器206經由主機接口單元201從主機接收寫入指令(S1301)，然後檢查空餘容量(S1302)，將空餘容量代入變量E(S1303)，判斷由主機發送的數據是否比E的值大(S1304)。在由主機發送的數據處於E的值以下的情況下(S1304，否)，微處理器206經由NAND接口單元205將數據寫入NAND快閃記憶體陣列101(S1305)。另一方面，在由主機發送的數據比E的值大的情況下(S1304，是)，微處理器206經由主機接口單元201向主機發送出錯(S1306)。通過以上的動作，本實施方式的NAND快閃記憶體器10能夠基於寫入的數據的屬性信息，來切換以2值或4值寫入。接著，說明閾值修正處理。在該閾值修正處理中，例如針對設定為2值的某屬性，設定為4值，則以前寫入的數據與當前設定不一致，在此情況下，基於寫入的數據的屬性和MLC標誌以及當前設定表，將以2值寫入的數據改寫為以4值寫入。圖24是表示閾值修正處理動作的流程圖。首先，微處理器206經由主機接口單元201從主機接收修正指令(S1701)，參照已寫入NAND快閃記憶體陣列101的數據(S1702)，判斷數據是否為目錄數據(S1703)。在數據是目錄數據的情況下(S1703，是)，微處理器206參照數據的屬性信息(S1704)，判斷屬性是否在當前設定中是應該以4值寫入的屬性，即，判斷是否為"Archive"(S1705,閾值變換步驟)。在屬性不是「Archive」的情況下(S1705，否)，微處理器206將目錄數據寫入NAND15快閃記憶體陣列101(S1706)。另一方面，在屬性是「Archive」的情況下(S1705，是)，微處理器206參照數據的MLC標誌(S1708，閾值變換步驟)，判斷MLC標誌是否設定為Y(S1709,閾值變換步驟)。在MLC標誌沒有設定為Y的情況下(S1709，否)，微處理器1709將已寫入NAND快閃記憶體陣列101的數據暫存在輸入輸出緩衝器107中(S1710)，然後以4值將暫存的數據寫入NAND快閃記憶體陣列101(S1711，閾值變換步驟)，將已寫入的數據的MLC標誌設定為Y(S1712)，將目錄數據寫入NAND快閃記憶體陣列101(S1706)。另一方面，在MLC標誌已設定為Y的情況下(S1709，是)，微處理器206將目錄數據寫入NAND快閃記憶體陣列101(S1706)。另外，在步驟S1703的判斷中，在數據不是目錄數據的情況下，微處理器206以2值將數據寫入NAND快閃記憶體陣列101(S1707)。如上述，通過對屬性和MLC標誌進行比較，例如，在針對被設定為以2值寫入的屬性信息，將設定變更為以4值寫入的情況下，以遵循當前設定的值而將數據保存在NAND快閃記憶體陣列101中。此外，在圖24中，說明了在將2值的數據改寫為4值的情況，但同樣地，在應該以2值寫入的數據被以4值寫入的情況下，也可以讀取以4值寫入的數據，然後以2值保存在NAND快閃記憶體陣列101中。第二實施方式第一實施方式的NAND快閃記憶體器基於屬性信息來切換2值和4值，但是本實施方式的NAND快閃記憶體器基於NAND快閃記憶體陣列的空餘容量來切換2值和4值。此外，本實施方式的NAND快閃記憶體器的結構與第一實施方式的NAND快閃記憶體器相同，只是動作不同。以下，說明與第一實施方式的NAND快閃記憶體器不同的動作。圖25是表示第二實施方式中的寫入處理動作的流程圖。此外，在本實施方式中，NAND快閃記憶體器的容量為2值方式下的32MB，在2值方式的空餘容量為16MB以下的情況下，將向單元寫入的值切換為4值。首先，微處理器206如果經由主機接口單元201而從主機接收到寫入指令(S1401)，則執行圖22所示的空餘容量計算處理(S1402)，判斷空餘容量是否比16MB多(S1403，閾值決定步驟)。在空餘容量比16MB多的情況下(S1403，是)，微處理器206以2值將暫存在輸入輸出緩衝器107中的數據寫入NAND快閃記憶體陣列(S1404，寫入步驟)，將已寫入NAND快閃記憶體陣列101中的數據的扇區的冗餘數據區即備用區的MLC標誌設為N(S1405)。另一方面，在空餘容量處於16MB以下的情況下(S1403，否)，微處理器206以4值將暫存在輸入輸出緩衝器107中的數據寫入NAND快閃記憶體陣列(S1407，寫入步驟)，將已寫入NAND快閃記憶體陣列101中的數據的扇區的冗餘數據區即備用區的MLC標誌設為Y(S1408)。通過以上的動作，本實施方式的NAND快閃記憶體器10能夠基於空餘容量來切換2值和4值，在空餘容量比一定量多的情況下，以可靠性高的2值來寫入數據，在空餘容量在一定量以下的情況下，以能夠保存更大容量數據的4值來寫入數據，由此，能夠同時實現可靠性和大容量。第三實施方式第二實施方式的NAND快閃記憶體器基於空餘容量來切換2值和4值，但本實施方式的NAND快閃記憶體器基於NAND快閃記憶體陣列的單元中的寫入次數來切換2值和4值。此外，本實施方式的NAND快閃記憶體器的結構與第一實施方式和第二實施方式的NAND快閃記憶體器相同，只是動作不同。以下，說明與第二實施方式的NAND快閃記憶體器不同的動作。圖26是表示第三實施方式中的寫入處理動作的流程圖。此外，在本實施方式中，為了方便說明，將NAND快閃記憶體器的寫入次數的限度設定為4000次，如果寫入次數比2000少則以4值寫入，在寫入次數處於2000以上的情況下將寫入單元中的值切換為2值。首先，微處理器206如果經由主機接口單元201而從主機接收到寫入指令(S1501)，則存照圖8所示的表示寫入次數的信息，即參照WF(S1502)，判斷寫入次數是否比2000次少(S1503,閾值決定步驟)。在寫入次數比2000次少的情況下(S1503，是)，微處理器206以4值將暫存在輸入輸出緩衝器107中的數據寫入NAND快閃記憶體陣列(S1504，寫入步驟)，然後將寫入NAND快閃記憶體陣列101中的數據的扇區的冗餘數據區即備用區的MLC標誌設定為Y(S1505)，然後對MF加1(S1506)。另一方面，在寫入次數處於2000次以上的情況下(S1503，否)，微處理器206以2值將暫存在輸入輸出緩衝器107中的數據寫入NAND快閃記憶體陣列(S1507，寫入步驟)，然後將寫入NAND快閃記憶體陣列101中的數據的扇區的冗餘數據區即備用區的MLC標誌設定為Y(S1508)，然後對MF力口1(S1506)。通過以上的動作，本實施方式的NAND快閃記憶體器10基於寫入次數來切換2值和4值，由此對寫入次數少的單元以4值進行寫入，對寫入次數多的單元以2值寫入，S卩，對逐漸惡化的單元以可靠性高的2值進行寫入，由此，能夠同時實現可靠性和大容量。第四實施方式第三實施方式的NAND快閃記憶體器基於寫入次數來切換2值和4值，但本實施方式的NAND快閃記憶體器基於NAND快閃記憶體陣列的單元的出錯狀況來切換2值和4值。此外，本實施方式的NAND快閃記憶體器的結構與第一實施方式、第二實施方式和第三實施方式的NAND快閃記憶體器相同，只是動作不同。以下，說明與第三實施方式的NAND快閃記憶體器不同的動作。圖27是表示第四實施方式中的寫入處理動作的流程圖。此外，本實施方式中的出錯，是指在上述數據的讀取中，由讀出放大器/比較儀電路返回的出錯信息，接收了該出錯信息的微處理器206將接收出錯信息的扇區的冗餘數據區即備用區的EI設定為1。首先，微處理器206如果經由主機接口單元201而從主機接收到寫入指令(S1601)，則參照圖8所示的表示出錯狀況的信息，S卩，參照EI(S1602)，判斷EI是否為0(S1603，閾值決定步驟)。在EI為0的情況下(S1603，是)，微處理器206以4值將暫存在輸入輸出緩衝器107中的數據寫入NAND快閃記憶體陣列(S1604，寫入步驟)，然後將寫入NAND快閃記憶體陣列101中的數據的扇區的冗餘數據區即備用區的MLC標誌設為Y(S1605)。另一方面，在EI不是0的情況下(S1603，否)，微處理器206以2值將暫存在輸入輸出緩衝器107中的數據寫入NAND快閃記憶體陣列(S1606，寫入步驟)，然後將寫入NAND快閃記憶體陣列101中的數據的扇區的冗餘數據區即備用區的MLC標誌設為N(S1507)。通過以上的動作，本實施方式的NAND快閃記憶體器10對沒有出錯的單元以4值寫入數據，對存在出錯的單元，即，對逐漸惡化的單元以2值寫入數據，由此，能夠同時實現可靠性和大容量。此外，在上述第一實施方式、第二實施方式、第三實施方式和第四實施方式中，由控制IC20的微處理器206來執行上述處理，但也可以由信息處理裝置1所具有的CPU來執行這些處理。此時，將作為處理結果的各種參數暫時存儲在控制IC20的控制寄存器202中。另外，2值和4值的切換隻是一例，例如也可以是2值和8值等。產業上的可利性如上說明，通過應用本發明，能夠基於管理信息以2值或多值來保存數據。權利要求一種半導體存儲裝置，其特徵在於，具有多個單元，能夠存儲數據，閾值決定部，基於規定的管理信息，把要寫入所述多個單元中的每個單元的值決定為2值或多值，基於所決定的要寫入所述多個單元中的每個單元的值來決定閾值，所述規定的管理信息是用於管理數據的信息，寫入部，基於由所述閾值決定部決定的閾值，向所述多個單元寫入所述數據。2.如權利要求1所述的半導體存儲裝置，其特徵在於，還具有檢測部，該檢測部用於檢測屬性信息來作為所述規定的管理信息，所述屬性信息是附加在所述數據上的表示該數據的屬性的信息，所述閾值決定部基於由所述檢測部檢測出的數據的屬性信息，把要寫入所述多個單元中的每個單元的值決定為2值或多值。3.如權利要求2所述的半導體存儲裝置，其特徵在於，還具有閾值變換部，該閾值變換部用於，在所述多個單元中存儲有所述數據的單元的閾值與由所述閾值決定部基於該數據的屬性信息來決定的當前閾值不一致的情況下，讀取已寫入所述多個單元中的數據，基於由所述閾值決定部根據該數據的屬性信息來決定的閾值，再次向所述多個單元寫入所述數據。4.如權利要求1所述的半導體存儲裝置，其特徵在於，所述閾值決定部將寫入次數信息作為所述規定的管理信息，基於該寫入次數信息把要寫入所述多個單元中的每個單元的值決定為2值或多值，所述寫入次數信息表示所述寫入部對所述多個單元中的每個單元寫入所述數據的次數。5.如權利要求1所述的半導體存儲裝置，其特徵在於，所述閾值決定部將空餘容量信息作為所述規定的管理信息，基於該空餘容量信息把要寫入所述多個單元中的每個單元的值決定為2值或多值，所述空餘容量信息表示所述多個單元的空餘容量。6.如權利要求1所述的半導體存儲裝置，其特徵在於，還具有閾值修正部，該閾值修正部用於，在所述多個單元中存儲有所述數據的單元的閾值與由所述閾值決定部決定的閾值不同的情況下，把要寫入該單元的值決定為2值，基於2值來決定閾值，所述寫入部在要對該單元再次寫入數據的情況下，基於由閾值修正部決定的閾值，向所述多個單元寫入所述數據。7.—種控制裝置，對由能夠存儲數據的多個單元構成的半導體存儲裝置進行控制，其特徵在於，具有閾值決定部，基於規定的管理信息，把要寫入所述多個單元中的每個單元的值決定為2值或多值，基於所決定的要寫入所述多個單元中的每個單元的值來決定閾值，所述規定的管理信息是用於管理數據的信息，寫入部，基於由所述閾值決定部決定的閾值，向所述多個單元寫入所述數據。8.如權利要求7所述的控制裝置，其特徵在於，還具有檢測部，該檢測部用於檢測屬性信息來作為所述規定的管理信息，所述屬性信息是附加在所述數據上的表示該數據的屬性的信息，所述閾值決定部基於由所述檢測部檢測出的數據的屬性信息，把要寫入所述多個單元中的每個單元的值決定為2值或多值。9.如權利要求8所述的控制裝置，其特徵在於，還具有閾值變換部，該閾值變換部用於，在所述多個單元中存儲有所述數據的單元的閾值與由所述閾值決定部基於該數據的屬性信息來決定的當前閾值不一致的情況下，讀取已寫入所述多個單元中的數據，基於由所述閾值決定部根據該數據的屬性信息來決定的閾值，再次向所述多個單元寫入所述數據。10.如權利要求7所述的控制裝置，其特徵在於，所述閾值決定部將寫入次數信息作為所述規定的管理信息，基於該寫入次數信息把要寫入所述多個單元中的每個單元的值決定為2值或多值，所述寫入次數信息表示所述寫入部對所述多個單元中的每個單元寫入所述數據的次數。11.如權利要求7所述的控制裝置，其特徵在於，所述閾值決定部將空餘容量信息作為所述規定的管理信息，基於該空餘容量把要寫入所述多個單元中的每個單元的值決定為2值或多值，所述空餘容量信息表示所述多個單元的空餘容量。12.如權利要求7所述的控制裝置，其特徵在於，還具有閾值修正部，該閾值修正部用於，在所述多個單元中存儲有所述數據的單元的閾值與由所述閾值決定部決定的閾值不同的情況下，把要寫入該單元的值決定為2值，基於2值來決定閾值，所述寫入部在要對該單元再次寫入數據的情況下，基於由閾值修正部決定的閾值，向所述多個單元寫入所述數據。13.—種控制方法，對由能夠存儲數據的多個單元構成的半導體存儲裝置進行控制，其特徵在於，包括閾值決定步驟，基於規定的管理信息，把要寫入所述多個單元中的每個單元的值決定為2值或多值，基於所決定的要寫入所述多個單元中的每個單元的值，來決定閾值，所述規定的管理信息是用於管理數據的信息，寫入步驟，基於由所述閾值決定步驟決定的閾值，向所述多個單元寫入所述數據。14.如權利要求13所述的控制方法，其特徵在於，還包括檢測步驟，該檢測步驟用於檢測屬性信息來作為所述規定的管理信息，所述屬性信息是附加在所述數據上的表示該數據的屬性的信息，所述閾值決定步驟基於由所述檢測步驟檢測出的數據的屬性信息，把要寫入所述多個單元中的每個單元的值決定為2值或多值。15.如權利要求14所述的控制方法，其特徵在於，還包括閾值變換步驟，該閾值變換步驟用於，在所述多個單元中存儲有所述數據的單元的閾值與由所述閾值決定步驟基於該數據的屬性信息來決定的當前閾值不一致的情況下，讀取已寫入所述多個單元中的數據，基於由所述閾值決定步驟根據該數據的屬性信息來決定的閾值，再次向所述多個單元寫入所述數據。16.如權利要求13所述的控制方法，其特徵在於，所述閾值決定步驟將寫入次數信息作為所述規定的管理信息，基於該寫入次數信息把要寫入所述多個單元中的每個單元的值決定為2值或多值，所述寫入次數信息表示所述寫入步驟對所述多個單元中的每個單元寫入所述數據的次數。17.如權利要求13所述的控制方法，其特徵在於，所述閾值決定步驟將空餘容量信息作為所述規定的管理信息，基於該空餘容量信息把要寫入所述多個單元中的每個單元的值決定為2值或多值，所述空餘容量信息表示所述多個單元的空餘容量。18.如權利要求13所述的控制方法，其特徵在於，還包括閾值修正步驟，該閾值修正步驟用於，在所述多個單元中存儲有所述數據的單元的閾值與由所述閾值決定步驟決定的閾值不同的情況下，把要寫入該單元的值決定為2值，基於2值來決定閾值，所述寫入步驟在要對該單元再次寫入數據的情況下，基於由閾值修正步驟決定的閾值，向所述多個單元寫入所述數據。全文摘要提供半導體存儲裝置、控制裝置、控制方法，具有多個單元，能夠存儲數據；閾值決定部，基於規定的管理信息，把要寫入多個單元中的每個單元的值決定為2值或多值，基於所決定的要寫入多個單元中的每個單元的值，來決定閾值，所述規定的管理信息是用於管理數據的信息；寫入部，基於由閾值決定部決定的閾值，向多個單元寫入數據。文檔編號G06F12/00GK101911207SQ20088012268公開日2010年12月8日申請日期2008年1月16日優先權日2008年1月16日發明者春日和則申請人:富士通株式會社