具有槽溝的源體短路電極的、逆槽溝和源極接地的場效應電晶體結構的製作方法

2023-05-06 10:38:51

專利名稱：具有槽溝的源體短路電極的、逆槽溝和源極接地的場效應電晶體結構的製作方法
技術領域：
本發明涉及半導體功率器件，更具體地涉及逆槽溝的和源極接地的場效應電晶體結構(FET)，其中採用了槽溝的源體短路電極的傳導基底。
技術背景對於包含源極電感的FET、 MOSFET (金屬氧化物半導體場效應電晶體) 和JFET (結型場效應管)等半導體功率器件，常規技術對於進一步降低其源 極電感面臨一些技術困難和局限性。尤其是，本領域的技術人員對於減小源 極電感面臨技術挑戰。同時，因為越來越多的功率器件應用要求這些器件具 有高效率、高增益和適應高頻率的功能，對於半導體功率器件這些不斷增長 的需求都要求減小其源極電感。 一般來說，取消半導體功率器件包內的焊接 線就能減小源極電感。通過配置半導體基底作為源極來連接半導體功率器件， 做了許多努力來取消焊接線。這類辦法也有困難，因為在通常的垂直式半導 體功率器件中是將漏極安排在基底上的。參照圖ia和1B所分別表示的帶槽溝的和平面的DMOS (雙擴散金氧化物半導體器件)器件，這兩類垂直式功 率器件採用基底作為漏極，其中的電流從源極流到下面設置在基底的底上的 漏極區域。在器件包裝工藝中對於頂上的源電極的電連接通常需要焊接線， 這樣就增加了源極電感。參照圖1C，由Seung-Chul Lee等人在Physica Cripta T101， pp. 58-60， 2002 所披露的新型垂直式溝道LDMOS (橫向擴散金屬氧化物半導體)器件，圖 示為標準的垂直式帶槽溝的DMOS結構，其中漏極接點設置在頂面邊緣上， 而源極仍設在活性區頂面。然而，這個器件中頂上的漏極接點所需的橫向間 隔造成單元橫距變大的局限性。除了單元橫距變大的局限性，帶有槽溝的FET 一般還有製造成本的問題，由於製備帶槽溝的FET所需的工藝條件並非所有 的鑄造工廠都有的，這就提高了製造成本。由於這樣的緣故，將功率器件實 施成橫平式器件並採用平面門極也是合乎需要的。已經披露了幾種帶有接地的基底和源極的橫平式DMOS器件。橫平式 DMOS器件通常包括連接頂上的源極到P+基底之間的P+陷阱區(或者代之 以槽溝)。由於陷阱或槽溝要佔據空間，陷阱區域或槽溝使得單元橫距增大。 參見圖ID所示G. Cao等人發表的器件的截面圖("Comparative Study of Drift Region Designs in RF LDMOSFETs"， IEEE Electron Devices, August 2004, pp 1296-1303)。以及Ishiwaka O等人的文章("A 2.45 GHz power LdMOSFET with reduced source inductance by V-groove connections", International Electron Devices Meeting. Technical Digest, Washington DC, USA, 1-4 Dec. 1985, pp. 166-169)。 Leong嘗試了在P+和P-epi 二層的界面上用埋層來減少橫向擴散 從而減小橫距(US Patent 6372557， Apr. 16,2002)。在D，Anna and H6bert (US Patent 5821144, Oct 13， 1998)和H6bert (US Patent 5869875， Feb. 9， 1999， "Lateral Diffused MOS transistor with trench source contact")兩個專利中披露的 器件中通過將源極陷阱或者槽溝設置在該結構的外周來減小單元橫距。然而 在這些文件中，圖示器件的大多數採用同一種金屬作源極/體(極)接點區域 和門極屏蔽區域，而某些器件採用了第二種金屬來作漏極和門極屏蔽區域。 這些配置中的橫向擴散增大了水平面上的漂移長度， 一般會有大的單元橫距。 大的單元橫距會使通態電阻大，通態電阻是電阻和器件面積的函數。大的單 元橫距引起器件尺寸變大，包的尺寸也變大，於是使得器件的成本增大。因此，對於功率半導體器件的設計和製造技術，仍然需要提供新的器件 配置和製備方法來形成功率器件，以便解決上面討論的問題和局限性。發明內容本發明提供的一種具有槽溝的源體短路電極的、逆槽溝和源極接地的場 效應電晶體結構，解決了背景技術中討論的問題和局限。因此本發明的一個方面提供一種新的和改進的源極接地的、逆槽溝的 FET到重度摻雜的基底，例如，重摻雜N+基底上，它的源極在底上而漏極 在頂上，通過採用槽溝體/源短路結構，並且不用P+陷阱，使得具有減小了 的單元橫距，從而實現了低的製造成本。低的製造成本的實現是由於低的有 效管芯成本，加上在實施改進的器件配置時減小了單元橫距。這就克服了上 面討論過的常規半導體功率器件遇到的無法收縮單元橫距的技術困難和局限性。特別是，本發明的一個方面提供一種新的和改進的源極接地的、逆槽溝 的FET到重度摻雜的基底，例如，重摻雜N+基底上，它的源極在底上而漏 極在頂上，它取消了源極悍線從而明顯減小了源極電感，同時採用了集成的分布在器件中的體-源短路結構或者金屬互連層從而最小化了特徵的Rsp (通態電阻)。本發明的另一方面提供一種新的和改進的源極接地的、逆槽溝的FET到 重度摻雜的基底，例如，重摻雜N+基底上，它的源極在底上而漏極在頂上， 它可適應於相當寬範圍的高和低電壓的應用。本發明所披露的這種半導體功 率器件由於採用了分布式體極接點配置，減小了閉鎖可能性，減小了氧化物 門極造成的熱載流子注入和峰值電壓生成等問題，從而進一步實現了穩定可 靠的工作。本發明的另一方面提供一種新的和改進的源極接地的、逆槽溝的FET到 重度摻雜的基底，例如，重摻雜N+基底上，它的源極在底上而漏極在頂上， 它可提供帶有可控漂移區長度的垂直電流溝道從而更能適應於減小橫距的配 置。它通過傳導基底和在槽溝底部形成源極接點跟重度摻雜的N+基底直接 接觸來建立源極跟底面的連接。從而消除了對於採用深度阻抗陷阱或者槽溝 接點的需求。本發明的另一方面提供一種新的和改進的源極接地的、逆槽溝的FET到 重度摻雜的基底，例如，重摻雜N+基底上，它的源極在底上而漏極在頂上， 使得可以容易地配置成集成的高端(HS)和低端(LS)帶槽溝的功率型 MOSFET併集成在同一塊半導體管芯上，來適合降壓變流器的應用。作為 HS FET的源極和LS FET的漏極的一個基底就建立了 HS FET的源極和LS FET的漏極之間的直接接觸。簡單敘述本發明的一個較佳實施例披露的一種半導體功率器件包括一個 源極接地的、逆槽溝的FET到重摻雜N+基底上，它的源極在底上而漏極在 頂上，它進一步包括多個槽溝來形成其中的門極。該半導體功率器件還包括 分布在器件中作為埋置的導體的體-源接點，以便在重摻雜N+基底上將體區 跟源區電連接起來。此外本發明披露了一種製備應用於降壓變流器的、集成的高端(HS)和 低端(LS)帶槽溝的功率型MOSFET的方法。此方法包括步驟在同一塊 基底上同時製備一個逆槽溝的場效應電晶體(iT-FET)半導體器件起HSFET 功能以及一個肖特基FET器件起LS FET功能，通過將iT-FET的源極形成 到基底的底面上以直接電連接到肖特基FET的漏極。而且，在一個較佳實 施例，同時製備一個iT-FET (逆槽溝的場效應電晶體)半導體器件以及一個 肖特基FET器件的步驟還包括步驟將該iT-FET半導體器件及肖特基FET 器件集成到該半導體基底的同一管芯上，從而可以不用鉛框而將降壓變流器 製備成單一管芯上的單個晶片。本發明提供的具有槽溝的源體短路電極的、逆槽溝和源極接地的場效應 電晶體結構，克服了常規半導體功率器件遇到的無法收縮單元橫距的技術困 難和局限性，最小化了特徵的通態電阻，減小了閉鎖可能性，減小了氧化物 門極造成的熱載流子注入和峰值電壓生成等問題，從而進一步實現了穩定可 靠的工作，消除了對於採用深度阻抗陷阱或者槽溝接點的需求。


圖1A和圖1B分別圖示通常的垂直式功率器件的配置的槽溝門極和平面 門極兩種實施方案的截面圖；圖1C是垂直溝道LDMOS器件的截面圖；圖1D是為RF (射頻)用途的LDMOSFET (橫向擴散金屬氧化物半導 體場效應電晶體)器件的漂移區設計的截面圖；圖2是作為本發明一個實施例的、帶有在重摻雜N+底層上形成的底源 的、採用了作為分布在器件內的埋置導體來形成的體-源短路結構的、源極接 地的逆槽溝FET器件的截面圖；圖3是作為本發明另一個實施例的、帶有在重摻雜N+底層上形成的底 源的、採用了作為器件中的金屬互連層來形成的體-源短路結構的、另一個源 極接地的逆槽溝FET器件的截面圖；圖4是採用槽溝(中的)源極接點來從頂面連接到底源的另一個源極接 地的逆槽溝FET器件的截面圖；圖5A和圖5B分別是本發明所採用的以一個iT-FET器件起頂部FET器件功能及一個肖特基FET器件起底部器件功能的集成組合式降壓變流器的 截面圖和電路圖；圖6A至圖6K為說明製造圖5A所示應用於降壓變流器的集成高端和低 端的帶槽溝的MOSFET的製備工藝步驟的系列截面圖。
具體實施方式
參照圖2的本發明的、具有底源頂漏(即源極在底部和漏極在頂部)的、 源極接地的逆槽溝FET器件的截面圖。該源極接地的逆槽溝FET器件是支 撐在起底面源電極作用的N+基底105上。起P體區功能的P-外延生長層110 支撐在基底105頂上。基底上配置了活性單元區，終止區通常設置在基底外 圍。該FET器件100有多條開口在基底頂面上的槽溝，其深度達外延生長層 110的較低部。開在活性單元區上的槽溝充以門極多晶矽層以形成門極120， 槽溝側壁墊了一層槽溝壁氧化層125。在終止區的槽溝形成門極流道120'， 槽溝門極120延伸到該處。N+區160設置在門極槽溝下並在N+基底和源區 155之間延伸，後者包圍在P摻雜區130內，而P摻雜區130則形成於圍繞 槽溝門極120的外延生長層內。在體區130頂部形成N聯結區135來接觸N 漂移區145，後者被基底頂面附近的N+漏極接點區140所包圍。在門極側壁 的上部形成較厚的門極氧化物層125'，來將槽溝門極120跟N漂移區145絕 緣，以便減小Cgd (門漏電容)。在源區155和N聯接區145之間由P區130 形成了一個溝道。可代替地，門極槽溝可達到N+基底，區域155和160都 不需形成了。帶槽溝垂直式FET器件還包括在活性單元區內埋置的傳導體槽溝底上 形成的體-源短路結構150。該體-源短路結構150採用傳導芯杆150來形成， 例如它可為一個Ti (鈦)、Co (鈷)、W的矽化物做的芯杆，被P摻雜區155 和N+基底(或可選用傳導芯杆150下的重摻雜N++區)所圍繞，以形成一 個高度傳導、低電阻率的體-源短路結構。漏極金屬170覆蓋了活性單元區， 而門極金屬180形成在終止區。漏極金屬和門極金屬分別通過漏極接點開口 和門極接點開口電接觸漏極140和門極流道120'，這兩個開口分別通過鈍化 層185、介電層175例如一個BPSG(硼磷矽玻璃)層、和絕緣層例如氧化層 165，覆蓋了FET器件的頂面。所示集成的體/源短路150是充填槽溝的埋置 的傳導體芯杆，用以形成分布到整個器件的體-源短路結構。這一配置的N 漂移區留下不連接，因為沒有到終止區的接點。由於基底處於源電位，就是 NMOS (N溝道MOS電路)器件的接地電位，該浮動的N漂移區145可能 工作在地電位。圖標的該器件配置還有一個優點，在劃線區鋸斷管芯產生的 任何損傷都趨向於將該浮動N漂移區短路到接地的基底。此器件結構提供了 一個包括將源極連接到基底底上的底源的垂直溝道。跟常規底源器件不同， 本發明的底源器件並不用靠在源極區底下的P+陷阱來實現。反之，本發明的 底源器件採用體/源短路結構來作為傳導芯杆150。所以，本發明的器件結構 節省了橫向空間，避免了P+陷阱橫向擴散。參照圖3所示源極接地逆槽溝FET器件的可替代實施例，它跟圖2所示 配置相似。唯一差別是該器件形成在N+基底上，而該基底上有N- Epi層。 用離子注入來形成體層130。該體-源短路結構具有可選擇的、形成在體-源短 路槽溝側壁的至少一部分上的P+摻雜區152，來改進跟傳導芯杆150的體接 觸。參照圖4的作為本發明的一個可替代的實施方案的另一個iT-FET器件。 圖4的器件具有跟圖3相同的結構，差別只在，在終止區有一個槽溝體-源短 路芯杆連接150，將設置在基底底上的埋置源極105跟設置在半導體頂面上 的源襯190連接起來。可替代地，這一體-源短路芯杆和源襯190可同時形成， 採用相同材料沉積在漏極金屬170上。如圖2和圖3所示，終止區的槽溝填進門極多晶矽層120'，起門極流道 的功能，作為設置在活性單元區上的槽溝門極120的連續延伸的一部分。門 極金屬180跟漏極金屬170同時形成在器件頂面，然後造成它們作為漏極金 屬和門極金屬的圖形，而將源電極形成在基底的底面，作為接地電極。按照上述器件配置，實現了低製造成本，因為用小的管芯可實現較低有 效管芯成本，從而補償了較高的製造成本。最重要的是，通過採用基底源極 接觸達到了低的源極電感，而通過實施分布在器件上的源-體短路結構使得源 極電阻最小化。而且，如上所述器件的小的橫距進一步減小了它在給定的工 作電壓下的特徵的Rsp。這種器件配置便於兼容設計的縮放並適應於工作在 相當寬範圍的高和低電壓下的器件。這種器件由於通過源-體短路結構的分布 式體極接點配置，減小了閉鎖可能性，減小了熱載流子注入，和能夠對付門
極氧化物造成的峰值電壓生成等問題，從而進一步實現了穩定可靠的工作。所以，這裡就披露了一種逆槽溝的源極接地的FET器件，它允許垂直電流通 過垂直溝道。用這種垂直溝道實施的漂移區的可控的漂移長度，使得可能制 造小而可縮放的單元橫距。由於設在槽溝底部的源極接點直接接觸重度摻雜 的基底，就減小了源極電阻。再也不需要如常規底源FET器件通常實施的深 度阻抗的陷阱區或槽溝接點。圖5A是用於降壓變流器的集成高端和低端槽溝功率MOSFET的截面 圖，圖5B是降壓變流器的電路圖。圖5A和圖5B所示降壓變流器集成了圖 2所示的iT-FET器件和專利申請No.l 1/056346和11/356944所披露的肖特基 MOS器件。本申請參考並包括了這兩個申請所披露的內容。任何別種肖特基 二極體也可跟平面的和槽溝的FET或者iT-FET集成來做降壓變流器應用。 該iT-FET器件和肖特基FET支撐在共同的基底105上，後者起it-FET器件 的源極和肖特基FET器件的漏極的功能。該肖特基FET器件包括被接近頂 面的源區145'圍繞的槽溝門極120'，又包圍在體區110內。源區145'跟源極 金屬層170'電接觸。該肖特基FET器件的槽溝門極120'被襯墊了門極氧化 物層125'並且跟門極金屬180'電連接。以往在電路板的水平或者在集成包的 水平組裝降壓變流器都要用複雜的鉛框，代之以本發明，可在一個半導體管 芯上集成HS和LS MOSFET的降壓變流器，因而減小了包的尺寸。由於採 用了較為簡單的鉛框結構，包的成本也就降低了。參照圖6A至圖6K的系列橫截面圖，來說明圖5A所示的器件結構的制 造工藝過程。如圖6A，實施LTO (低溫氧化物)沉積來形成氧化物層215， 接著加上槽溝掩膜。然後進行氧化物蝕刻和槽溝蝕刻來形成支撐在基底205 上的外延層210中的多條槽溝209，然後除去掩膜。然後加工半導體管芯的 兩個區域高端iT-FET區和低端FET區。在圖6B中，先進行犧牲氧化來形 成犧牲氧化物層，接著施加底源光刻膠掩膜208來實施0度槽溝底源注入以 便在高端iT-FET區形成多個底源區220，同時低端FET區是被光刻膠208 擋住的。在圖6C中，除去掩膜208，實施犧牲氧化物蝕刻，接著進行門極氧 化工藝來形成門極氧化物層225，並擴散槽溝底源區220。在圖6D中，沉積 多晶矽層，摻雜，然後再蝕刻回去。氧化物蝕刻之後進行屏蔽氧化來形成氧 化物層235。 如圖6E，用體掩膜實施選擇性體摻雜劑注入來形成體區240，接著進行 體擴散工藝以便將體區240擴散進入外延層210。此步驟中也生成一個氧化 物層。施加源/漏光刻膠掩膜237，先實施氧化物蝕刻，接著將N+摻雜劑注 入來分別為iT-FET和肖特基器件形成漏區245-D和源區245-S。如圖6F，除 去源/漏掩膜237，施加LDD (橫向漂移擴散)掩膜238，為it-FET器件注入 該LDD區250。如圖6G，施加接觸槽溝光刻膠掩膜，進行氧化物蝕刻來開 闢多條接觸槽溝252，接著進行矽蝕刻和大傾角接觸注入。如圖6H，進行矽蝕刻進一步蝕刻接觸槽溝，施加底部接觸槽溝光刻膠掩 膜239，為iT-FET器件注入槽溝底部接觸區255，以便接觸底源區。圖6I中， 除去光刻膠掩膜239，接著進行退火工藝，然後沉積鎢的矽化物260，或者用 別的類型的金屬例如鈦或鈷的矽化物做沉積，然後蝕刻回去。於是在iT-FET 器件上形成多個底源接觸芯杆260，而在肖特基器件上形成多個帶槽溝的肖 特基二極體260-S。如圖6J，實施LTO沉積過程來形成頂部氧化物層265， 接著做BPSG層沉積並且回流。施加接觸掩膜來開闢多個接觸開口，以使得 iT-FET器件的門極和漏極245-D接觸，也使得用肖特基器件以及帶槽溝的肖 特基二極體260-S的低端MOSFET中的門極和源極245-S接觸。在圖6K中， 先沉積一個金屬層，然後對iT-FET器件，形成其門極金屬270-G和漏極金屬 270-D的圖形，而將其源端形成在底面。對採用肖特基器件的低端MOSFET， 進一步將其金屬層形成門極金屬280G和源極金屬280-S的圖形。雖然現在採用了這些較佳的實施方案來描述本發明，應該理解這些公開 不得解釋為限制性的。本領域的技術人員在閱讀了上面所公開的之後，無疑 可能做出各種更動和修改。因此，後面的權利要求才應該解釋成覆蓋了落在 本發明的真實精神和範圍內的所有更動和修改。
權利要求
1. 一種逆槽溝場效應電晶體半導體器件，包括半導體基底和設置在基底底上 的源極和設置在基底頂上的漏極，其特徵在於，所述逆槽溝場效應電晶體 半導體器件還包括沿著槽溝中的門極設置在所述源極和所述漏極之間的垂直式電流傳 導溝道，該門極被開口在所述半導體基底上的槽溝的各側壁上所設置的門 極氧化物所襯墊；及由設置在埋置的傳導體槽溝中的向下延伸的傳導芯杆 構成的源-體短路結構，用來將所述基底中的體區跟設置在所述基底的所 述底面上的所述源極電學短路。
2. 如權利要求1的逆槽溝場效應電晶體半導體器件，其特徵在於，所述垂直 式電流傳導溝道還包括設置在所述基底上的摻雜溝道區，它圍繞著所述槽 溝的底部，並且延伸到所述基底的所述底面上設置的所述源極。
3. 如權利要求2的逆槽溝場效應電晶體半導體器件，其特徵在於，還包括設置在所述基底的所述頂面附近的漂移區，它圍繞著所述槽溝的上 部，並且包圍了所述漏極；及設置在所述漂移區下面的聯接區，它向下延 伸到所述慘雜溝道區，用來將所述漂移區跟所述摻雜溝道區聯接起來。
4. 如權利要求2的逆槽溝場效應電晶體半導體器件，其特徵在於，其中所述體-源短路結構的所述傳導芯杆還包括矽化鈦傳導芯杆，它從所 述槽溝的底部向下延伸到所述源區。
5. 如權利要求2的逆槽溝場效應電晶體半導體器件，其特徵在於，其中所述體-源短路結構的所述傳導芯杆還包括矽化鈷傳導芯杆，它從所 述槽溝的底部向下延伸到所述源區。
6. 如權利要求2的逆槽溝場效應電晶體半導體器件，其特徵在於，其中所述體-源短路結構的所述傳導芯杆還包括矽化鎢傳導芯杆，它從所 述槽溝的底部向下延伸到所述源區。
7. 如權利要求1的逆槽溝場效應電晶體半導體器件，其特徵在於，還包括設置在所述槽溝門極的底面下的源極摻雜區，它被所述摻雜溝道區所 圍繞。
8. 如權利要求1的逆槽溝場效應電晶體半導體器件，其特徵在於，其中所述槽溝門極還包括設置在所述各側壁的上部的厚氧化物墊片層，用 來將所述槽溝門極跟所述基底的頂面附近設置的所述漏極絕緣，以進一步 減小門-漏耦合電容。
9. 如權利要求1的逆槽溝場效應電晶體半導體器件，其特徵在於，其中所述源極還包括設置在所述基底的所述底部的N+摻雜區。
10. 如權利要求9的逆槽溝場效應電晶體半導體器件，其特徵在於，其中所述漏極還包括設置在所述基底的所述頂部的N+摻雜區。
11. 如權利要求9的逆槽溝場效應電晶體半導體器件，其特徵在於，其中所述摻雜溝道區包括設置在所述基底內的P摻雜區，它圍繞著所述槽 溝的底部，並且延伸到所述源極。
12. 如權利要求9的逆槽溝場效應電晶體半導體器件，其特徵在於，其中所述基底的底部還包括一個N+摻雜接觸增進帶，來增進所述源-體短路結構跟所述源區的電接觸。
13. 如權利要求1的逆槽溝場效應電晶體半導體器件，其特徵在於，還包括終止區包括跟所述槽溝門極電連接的槽溝門極流道，用來跟設置在所 述終止區內的門極金屬電連接。
14. 如權利要求1的逆槽溝場效應電晶體半導體器件，其特徵在於，所述逆槽溝場效應電晶體半導體器件還包括一個金屬氧化物半導體場效應電晶體 器件。
15. 如權利要求1的逆槽溝場效應電晶體半導體器件，其特徵在於，所述逆槽溝場效應電晶體半導體器件還包括一個功能增進模式的金屬氧化物半導 體場效應電晶體器件。
16. 如權利要求1的逆槽溝場效應電晶體半導體器件，其特徵在於，其中所述逆槽溝場效應電晶體半導體器件還包括一個耗盡模式的金屬氧 化物半導體場效應電晶體器件。
17. 如權利要求1的逆槽溝場效應電晶體半導體器件，其特徵在於，其中所述逆槽溝場效應電晶體半導體器件還包括設置在開口於所述半導 體基底頂面的傳導體槽溝中的、向下延伸的傳導芯杆構成的源-體短路結 構，用來將所述基底中的體區跟設置在所述基底的所述底面上的所述源極 電學短路，所述源-體短路芯杆電連接到設置在半導體所述頂部的頂面上的源電極。
18. 如權利要求1的逆槽溝場效應電晶體半導體器件，其特徵在於，其中所述源-體短路結構由設置在所述埋置的傳導體槽溝中的所述傳導芯 杆所構成，該槽溝設置在所述半導體基底上的活性單元區，用來將所述基 底中的體區跟設置在所述基底的所述底面上的所述源極電學短路。
19. 如權利要求1的逆槽溝場效應電晶體半導體器件，其特徵在於，還包括多個所述源-體短路結構，它們形成為設置在多個埋置的傳導體槽溝 中的埋置的傳導芯杆，這些槽溝分布在所述逆槽溝場效應電晶體半導體器 件上。
20. 如權利要求3的逆槽溝場效應電晶體半導體器件，其特徵在於，其中包括:所述漂移區是一個N漂移區並且留下不連接，以構成浮動的N漂移 區，且實質上具有源極電壓，藉此，將所述N漂移區接地引發的所述逆槽溝場效應電晶體半導體器件的管芯鋸斷損傷得到減輕。
21. 如權利要求3的逆槽溝場效應電晶體半導體器件，其特徵在於，其中包括所述體區形成在所述半導體基底裡的N外延層內，作為一個注入的體區。
22. 如權利要求3的逆槽溝場效應電晶體半導體器件，其特徵在於，其中包括所述源-體短路結構由從埋置的傳導體槽溝的底面向下延伸的傳導芯 杆所構成，該槽溝設置在所述半導體基底上的終止區，用來將所述基底中 的體區跟設置在所述基底的所述底面上的所述源極電學短路，並且進一步 將設置在所述基底的所述底面上的所述源極跟設置在所述半導體基底的 頂面上的一個源極墊片電學短路。
23. —種集成電路器件，包括一個逆槽溝場效應電晶體半導體器件，它包括半導體基底和設置在基 底底上的源極和設置在基底頂上的漏極，起降壓變流器的高端場效應管功能；一個功率金屬氧化物半導體場效應電晶體器件，它具有設置在所述半 導體基底上的漏極來跟所述逆槽溝場效應電晶體半導體器件集成，起降壓 變流器的低端場效應管功能。
24. 如權利要求23的集成電路器件，其中所述低端場效應管還包括一個集成肖特基二極體。
25. 如權利要求24的集成電路器件，其中所述肖特基二極體是帶槽溝的肖 特基二極體。
26. 如權利要求23的集成電路器件，其中所述場效應管器件包括被所述半導體基底的所述頂面附近的源區圍 繞的槽溝門極，它被所述場效應管的體區所包圍。
27. 如權利要求23的集成電路器件，其中所述起高端場效應管半導體器件功能的所述逆槽溝場效應電晶體半 導體器件，以及所述起低端場效應管功能的所述場效應管器件，被集成在 所述半導體基底的單一管芯上，使得所述逆槽溝場效應電晶體半導體器件 的源極跟所述場效應管器件的漏極直接電連接在所述半導體基底的所述 底面，從而使得所述降壓變流器製造成為在所述單一管芯上的單個晶片。
28. —種製備降壓變流器所應用的集成電路器件的方法，包括在同一塊基底上同時製備一個逆槽溝的場效應電晶體半導體器件起 高端場效應管功能以及一個場效應管器件起低端場效應管功能，通過將所 述逆槽溝的場效應電晶體半導體器件的源極形成到所述基底的底面上以 便直接電連接到所述場效應管的漏極。
29. 如權利要求28的方法，其中所述同時製備所述逆槽溝的場效應電晶體半導體器件以及所述場效應管器件的步驟還包括步驟將該逆槽溝的場效應電晶體半導體器件及該場效應管器件集成到該半導體基底的同一管芯上，從而可以不用鉛框而將 所述降壓變流器製備成在所述單一管芯上的單個晶片。
30. 如權利要求28的方法，其中所述同時製備所述逆槽溝的場效應電晶體半導體器件以及所述場效 應管器件的步驟還包括集成肖特基二極體的步驟。
全文摘要
本發明披露一種底源橫向擴散式MOS(BS-LDMOS)器件。該器件的源區橫向設置，跟半導體基底頂面附近的漏區相對，基底上支持的門極處於源區跟漏區之間。該BS-LDMOS器件還有一個結合的陷阱-溝道區，其在半導體基底中設置的深度完全低於體區，後者設置在接近頂面的源區附近，其中結合的陷阱-溝道區起埋置的源-體接點功能，從而將體區和源區電連接到基底的底面，起源電極的功能。將其漂移區設置在門極下面靠近頂面，跟源區有一段距離，並且延伸到包圍漏區。該結合的陷阱-溝道區延伸到漂移區下面，並且該結合的陷阱-溝道區具有的摻雜劑的傳導率跟漂移區的相反且補償了漂移區，來減小源-漏電容。
文檔編號H01L29/78GK101145579SQ20071014939
公開日2008年3月19日 申請日期2007年9月12日 優先權日2006年9月17日
發明者安荷·叭剌, 弗蘭克斯·赫爾伯特, 雷燮光 申請人:萬國半導體股份有限公司