一種抗輻照性能增強的超陡倒摻雜mos器件的製作方法

2023-05-19 22:59:51

專利名稱：一種抗輻照性能增強的超陡倒摻雜mos器件的製作方法
技術領域：
本發明涉及超深亞微米器件，特別涉及具有抗總劑量輻照特性的超陡倒摻雜結構的MOS器件，屬於集成電路領域。
背景技術：
集成電路技術由於成本低、功能強大、體積小等優點已經成為推動電子信息產業及社會發展的重要動力。集成電路晶片被廣泛應用於計算機、通訊、汽車、工業控制及消費電子等領域。集成電路晶片同樣大量應用於空間技術中，空間環境應用中的集成電路受到空間輻射的影響，晶片的可靠性及壽命將受到影響。對於超深亞微米器件而言，輻照的影響主要是在STI (淺溝槽隔離)產生的氧化物陷阱電荷導致的寄生洩漏溝道。輻照在氧化層中引入氧化物陷阱電荷，這些陷阱電荷吸引矽層中的電子形成寄生的導電溝道使器件的洩漏電流增大，導致電路靜態功耗升高及可靠性降低等退化效果，使電路速度降低甚至實效。超深亞微米器件是集成電路的基本組成單元，隨著器件溝道長度的不斷縮小，研究能夠提高超深亞微米器件抗輻照能力的方法具有重大的意義。超陡倒摻雜結構由於能夠抑制超深亞微米器件的短溝道效應、穿通效應等而被廣泛應用於超深亞微米器件中，其結構特點在於在溝道深度方向採用逆向摻雜(即距離溝道較遠處採用高濃度摻雜，如圖2所示)。在超深亞微米器件中引入超陡倒摻雜結構可以減少源漏區域對溝道中的電荷分享，從而增強柵極對於溝道電荷的控制作用。優化設計超陡倒摻雜結構的參數可以使器件擁有優秀的特性。超陡倒摻雜結構在改善器件的抗輻照性能(主要是減小由於輻照引起的寄生洩漏電流)方面同樣具有作用。超陡倒摻雜結構中重摻雜區域的引入可以使溝道深度方向上的電勢降落更快，從而減小了隔離氧化層中的有效電場，最終使輻照引起的陷阱電荷數量減少，使輻照引起的寄生洩漏電流減小。優化設計倒摻雜結構的參數可以提高器件的抗輻照能力，這對於提高器件在輻照下的性能有重要作用。對於應用於空間輻照環境下的集成電路晶片而言，優化設計超深亞微米器件超陡倒摻雜結構的結構參數，在保證器件具有良好的短溝道特性的同時使其具有更好的抗輻照能力，對於提高器件的性能及可靠性具有重要的應用價值。

發明內容
本發明的目的在於提供一種超陡倒摻雜結構的超深亞微米MOS器件，減小器件總劑量輻照後的關態洩漏電流。通過參數優化設計出良好的超陡倒摻雜結構，使器件不僅能夠有效抑制短溝道效應，而且擁有優秀的抗輻照特性。本發明在現有超深亞微米CMOS器件中採用超陡倒摻雜結構改善器件的短溝道效應的基礎上，同時考慮其對抗總劑量輻照特性的改善作用。通過優化設計倒摻雜結構參數， 提高STI氧化層與襯底之間界面處的摻雜濃度，提高寄生電晶體的閾值電壓，從而減少總劑量輻照後寄生電晶體的電流，達到降低器件總劑量輻照之後關態洩露電流，提高器件抗輻照能力的目的。本發明通過單獨改變器件的各個參數得到該參數對於器件常規特性及抗輻照特性的影響。先分別單獨考慮器件的常規特性和抗輻照特性(主要由寄生洩漏電流衡量)得到相應的參數優化結果，然後綜合考慮常規及抗輻照特性，對兩種特性的優化結果取共同的參數區域，從而得到參數優化結果。具體的，本發明的技術方案如下一種超陡倒摻雜MOS器件，包括襯底、源區、漏區、柵氧化層、柵極和柵側牆，在源漏之間、溝道區的兩側為淺摻雜注入區(即LDD區)，溝道區和LDD區的下方為重摻雜區，其特徵在於，所述重摻雜區的摻雜濃度為3 X IO18CnT3 5 X IO18Cm-3,重摻雜區上界面距離溝道表面30 40納米，其下界面在源漏PN結上下20納米的區域內。對於上述超陡倒摻雜MOS器件，如果用dl表示溝道區的厚度，用d2表示重摻雜區的厚度，則dl即為重摻雜區上界面與溝道表面的距離；dl+d2即為重摻雜區域下界面到溝道表面的距離，此距離在源漏PN結的結深士20nm範圍內，一般為60 100納米。所述重摻雜區與襯底區域，LDD區以及其他摻雜區域之間的界面上的濃度過渡，梯度越陡越好，最好是突變結。圖1和圖2分別是常規器件結構及超陡倒摻雜結構沿溝道方向的剖面圖。從圖中可以看到，超陡倒摻雜結構在溝道的下方引入了一個濃度比襯底要高出許多的重摻雜區域，而常規器件在襯底部分採用的是均勻摻雜。圖4與圖3分別顯示了常規溝道摻雜以及倒摻雜結構沿溝道深度方向上的摻雜濃度分布。其中參數dl表示重摻雜區域距離溝道表面的距離，d2表示重摻雜區域的厚度。可以看到，在溝道深度方向dl的範圍內(溝道區)所採用的摻雜濃度為溝道摻雜；溝道區下面的超陡倒摻雜區採用的是重摻雜，其厚度為d2 ； 重摻雜區域下面是襯底摻雜區域。總劑量輻照導致的器件寄生洩漏電流主要決定於輻照在STI區與襯底邊緣薄層內的氧化物陷阱數量。氧化物陷阱的數量正比於輻照過程中該薄層內的有效電場，而電場取決於內外電勢差。超陡倒摻雜結構的引入使溝道深度方向上電勢降落更快，從而使所述薄層兩邊的電勢差降低，降低了輻照中的有效電場，因而使STI區中的氧化物陷阱電荷數量減少，降低了寄生洩漏電流，使器件的抗輻照能力得到提高。超陡倒摻雜結構參數主要由重摻雜區摻雜濃度、重摻雜區深度dl、重摻雜區厚度 d2及超摻雜區域與襯底區域及LDD區域之間的濃度變化梯度等決定。優化設計上述參數， 使超陡倒摻雜結構參數存在某一優化集合，可以使器件同時具有良好的短溝道特性及抗輻照特性。圖5是模擬得到的在相同輻照條件下不同的超陡倒摻雜結構參數下器件的關態洩漏電流。可以發現，倒摻雜結構參數的改變對於提高超深亞微米器件抗輻照能力具有很明顯的作用，這種改善作用為我們進行參數優化提供了有利的支持。為模擬單個摻雜結構參數的改變對於器件抗輻照性能的影響我們對比兩個器件，它們僅僅是某個結構參數不同，其他參數均相同，模擬使用的半導體器件的溝長為180納米，LDD區長度為100納米，重摻雜區域距離溝道表面40nm，LDD區深度40nm，源漏結深120納米，柵氧化層厚度3. 8納米等。
圖5(A)中曲線1和2分別表示採用相同的重摻雜區域厚度(60nm)下使用不同摻雜濃度的兩個器件在未進行輻照時的特性，曲線左端即表示其洩漏電流，曲線3和4分別表示在同一劑量的輻照後兩個不同摻雜濃度器件的特性變化。從圖中的對比可以看出，輻照之前的特性曲線基本重合，洩漏電流小於10_14A，在相同劑量的輻照下，器件的寄生洩漏電流迅速上升，對於重摻雜區摻雜濃度為3 X IOw的器件(曲線3)，其洩漏電流QX ΙΟ,Α)要比重摻雜區摻雜濃度為IXlO18的器件(曲線4)的洩漏電流(3X 10_8Α)小兩個數量級，很大程度上提高了器件的抗輻照能力。圖5(B)中曲線1和2分別表示採用相同的摻雜濃度下使用不同摻雜區厚度的兩個器件在未進行輻照時的特性，曲線左端即表示其洩漏電流，曲線3和4分別表示在同一劑量的輻照後兩個不同重摻雜層厚度的器件的特性變化。從圖中的對比可以看出，輻照之前的特性曲線基本重合，洩漏電流小於10_14Α，在相同劑量的輻照下，器件的寄生洩漏電流迅速上升，對於重摻雜區厚度為60nm的器件(曲線3)，其洩漏電流QXl(T13A)要比重摻雜區厚度為20nm的器件(曲線4)的洩漏電流QX 10_9A)小四個數量級，因此優化設計超陡倒摻雜結構的參數可以很好的提高器件的抗輻照能力。本發明的優勢在於，不需要改變超大規模集成電路的製造流程，也不需要添加額外的工藝及掩膜版等，僅僅通過調節超陡倒摻雜注入的參數，即達到提高器件抗輻照能力的效果。另外，本發明可以利用模擬軟體進行前期模擬，不用流片就可以得到定性及粗略的分析結果，從而指導具體工藝條件下的流片實驗，降低了生產成本。本發明綜合考慮了超深亞微米器件的常規特性以及抗輻照特性，參數優化結果可以使器件的短溝道特性在滿足器件常規應用的條件下具有更好的抗輻照性能，對於提高應用於空間環境中的集成電路晶片的可靠性及輻照環境下的壽命具有重要意義。


圖1是常規結構的MOS器件沿溝道方向的剖面圖。圖2是超陡倒摻雜結構的MOS器件沿溝道方向的剖面圖。圖3是超陡倒摻雜結構沿溝道深度方向上的摻雜濃度分布圖。圖4是常規摻雜結構沿溝道深度方向上的摻雜濃度分布圖。圖5相同輻照條件下不同的超陡倒摻雜結構參數下器件的關態洩漏電流變化圖， 其中(A)顯示了重摻雜區摻雜濃度的影響，(B)顯示了重摻雜區摻雜厚度的影響。圖6是本發明超陡倒摻雜MOS器件的製備流程圖。其中1 一襯底；2—源區；3—漏區；4一重摻雜區；5 — LDD區；6—多晶矽柵；7—柵氧化層；8—溝道區；9一光刻膠；10——隔離氧化層。
具體實施例方式下面結合附圖，通過實施例以超陡倒摻雜結構的NMOS為例說明本發明器件的製備方法，但不以任何方式限制本發明的範圍。根據下述步驟製備超陡倒摻雜NMOS器件
(1)矽襯底製備與襯底摻雜，如圖6(a)所示製備單晶矽襯底1，使用擴散注入方法使之摻雜濃度為2 X IO16CnT3 8 X IO16cnT3 ；(2)源漏掩膜注入，如圖6(b)所示使用源漏掩膜版，使光刻膠9阻擋器件溝道部分，使用離子注入工藝，注入砷As，之後採用快速退火工藝使溝道兩端形成摻雜濃度為 IO20Cm-3左右的N型摻雜源區2及漏區3 ；(3)超陡倒摻雜掩膜注入，如圖6 (C)所示使用掩膜版保護源漏區域，入射離子能量為30Kev,劑量為2. 6 X IO13CnT2 5. 25 X IO1W2進行離子注入B (硼)，形成P型重摻雜區4，重摻雜區4的摻雜濃度一般在3 X IO18CnT3 5 X IO1W3,重摻雜區4下界面在源漏PN 結結深附近(深約60 100納米)，上界面距溝道表面30 40納米。(4)溝道調製注入重摻雜區4製作完成之後，進行溝道8的P型摻雜注入，注入 ( (鎵)，銦)等離子進行摻雜，摻雜濃度為2X IO17CnT3 5X 1017cm_3。(5) LDD注入，如圖6 (d)所示以光刻膠9掩膜阻擋器件溝道區8和源漏，離子注入As形成N型摻雜的LDD區5，摻雜濃度為1 X 1019cm_3左右。(6)柵氧化層生長及多晶矽柵澱積，如圖6(e)所示用光刻膠定義柵氧化層的長度(50 100納米)，使用幹氧氧化工藝製作厚度為3 5納米的二氧化矽柵氧化層7，並在氮氣氛中進行退火以減少界面態；在上述製作完成的氧化層上澱積厚度為20 100納米厚度的N型重摻雜多晶矽柵6 ；(7)隔離氧化層及後續製備工藝，如圖6(f)所示步驟(6)之後溼氧氧化生成隔離氧化層10以保護器件並實現多晶矽柵6與源區2、漏區3之間的隔離。器件製作完畢，後續工藝如打孔、連線、隔離區域等不再贅述。
權利要求
1.一種超陡倒摻雜MOS器件，包括襯底、源區、漏區、柵氧化層、柵極和柵側牆，在源漏之間、溝道區的兩側為淺摻雜注入區，溝道區和淺摻雜注入區的下方為重摻雜區，其特徵在於，所述重摻雜區的摻雜濃度為3X IO18CnT3 5X1018cm_3，重摻雜區的上界面距離溝道表面 30 40納米，下界面在源漏PN結上下20納米的區域內。
2.如權利要求1所述的器件，其特徵在於，所述重摻雜區的下界面距離溝道表面60 100納米。
3.如權利要求1所述的器件，其特徵在於，所述重摻雜區與相鄰區域之間的界面處的摻雜濃度過渡為突變結。
全文摘要
本發明公開了一種抗輻照性能增強的超陡倒摻雜MOS器件，包括襯底、源區、漏區、柵氧化層、柵極和柵側牆，在源漏之間、溝道區的兩側為淺摻雜注入區，溝道區和淺摻雜注入區的下方為重摻雜區，其特徵在於，所述重摻雜區的摻雜濃度為3×1018cm-3～5×1018cm-3，重摻雜區的上界面距離溝道表面30～40納米，下界面在源漏PN結上下20納米的區域內。本發明通過優化超陡倒摻雜器件的參數，在器件的短溝道特性滿足常規應用的情況下增強了器件的抗總劑量輻照性能，這對於提高應用於空間環境中的集成電路晶片的可靠性和壽命具有重要意義。
文檔編號H01L29/36GK102194869SQ20101012802
公開日2011年9月21日 申請日期2010年3月16日 優先權日2010年3月16日
發明者劉 文, 王思浩, 黃如, 黃德濤 申請人:北京大學