基於ieee1500的嵌入式sram存儲器測試結構及測試方法
2023-04-23 15:48:21
專利名稱：基於ieee 1500的嵌入式sram存儲器測試結構及測試方法
技術領域：
本發明涉及SoC晶片中嵌入式SRAM的測試結構及測試方法。
背景技術：
目前公知的嵌入式SRAM的測試大多採用內建自測試方法，這種方法可以實現存儲器故障的檢測，但是現有的方法並不能有效的解決嵌入式SRAM的測試復用問題。由於沒有一個規範統一的測試結構，不同的SoC設計者對SRAM內建自測試的具體結構各有不同， 系統的設計效率受到很大的影響。
發明內容
本發明針對現有技術的不足，在充分研究IEEE 1500標準與內建自測試(BIST)的基礎上，提出一種可進行測試復用的SoC中SRAM型存儲器的測試結構和測試方法。基於IEEE 1500標準的嵌入式SRAM測試的基本結構包括訪問、控制以及隔離(如圖1所示)。測試訪問機制是指從嵌入式SRAM的輸入端施加測試激勵信號，並從嵌入式SRAM 的輸出端得到測試響應。嵌入式SRAM測試中的控制指的是啟動和停止測試功能的模塊。隔離指的是電氣上將嵌入式SRAM的輸入與輸出埠與連接這些埠的晶片電路或者其他的核進行分離，從而避免測試對其他核或者用戶自定義邏輯產生副作用，同時也保護了該核在鄰近電路測試時不受影響。各主要部件簡要說明如下
A.測試源和測試收集，測試源的功能是為測試核提供測試時所需要的激勵，而測試收集的功能是獲取測試核的測試響應。將測試源數據與測試收集數據進行比較即可判斷檢測結果。B.測試訪問機制，測試訪問機制的功能是傳輸測試的數據，包括將測試激勵從測試源傳送至測試核，同時將測試核的測試響應從測試殼中傳送至測試收集；
C.測試殼，測試殼是測試核與核周邊電路的一個接口，主要起到被測核與測試訪問機制和其他電路的切換作用，通過測試殼，測試的訪問機制以及其他部分才能訪問嵌入式 SRAM測試核的內部。基於上述基本原理結構，本發明提供一種基於IEEE 1500的SoC中嵌入式SRAM存儲器的測試結構，包括BIST測試控制器和嵌入式SRAM封裝的基於IEEE 1500標準的測試殼。測試殼接收BIST測試控制器送來的控制信號、指令信號、測試地址數據、測試激勵數據，並將測試響應數據輸出到BIST測試控制器；測試殼feapper圍繞著被測嵌入式SRAM， 測試殼中的各組成單元符合IEEE 1500標準功能描述。所述測試殼feapper圍繞著被測嵌入式SRAM，解決了嵌入式SoC的測試訪問、測試控制和觀察機制等測試問題。測試殼主要包括有5個部分邊界寄存器WBR、旁路寄存器 WBY、指令寄存器WIR、串行訪問接口 WSI和WS0、控制接口 WIP。其中
WBR提供測試數據從Wrapper接口端進入嵌入式SRAM內部I/O埠的訪問路徑，WBR用來響應WIR的相關指令。WBR的操作包括移位、捕獲以及更新等功能，可以實現嵌入式SRAM 的隔離，測試核輸入的可控性與輸出的可觀性。根據WBR要完成的操作，WBR由下述數據埠組成功能輸入埠 FI，功能輸出埠 F0，測試輸入埠 Tl，測試輸出埠 TO。所述BIST測試控制器主要含有完成控制邏輯、測試數據生成、測試響應分析功能模塊。控制邏輯用來啟動和停止測試，並對Wrapper的接口 WIP進行控制和管理，測試數據生成包括地址、讀寫以及測試激勵數據並輸入到測試殼Wrapper，測試響應分析對測試的響應進行收集，對結果進行分析並判斷SRAM是否存在故障；測試控制器包括算法狀態機模塊、指令數據模塊、讀寫信號模塊、地址數據模塊、輸入緩存模塊、輸出緩存模塊、控制信號模塊、結果比較模塊；算法狀態機模塊與指令數據模塊、讀寫信號模塊、地址數據模塊、控制信號模塊、結果比較模塊相連，並控制其工作狀態，讀寫信號模塊與輸出緩存模塊相連，控制輸出緩存模塊的讀寫狀態，指令數據模塊與輸出緩存模塊相連，通過輸出緩存模塊向測試殼輸出測試指令，地址數據模塊與輸出緩存模塊相連，地址數據模塊產生的測試地址數據通過輸出緩存模塊輸出到測試殼，數據背景模塊與輸出緩存模塊相連，數據背景模塊產生的測試激勵數據和指令信號通過輸出緩存模塊輸出到測試殼，輸出緩存模塊的數據輸出端WSO與測試殼的數據輸入端WSI相連，控制信號模塊與測試殼相連，輸出控制信號，輸入緩存模塊的數據輸入端WSI與測試殼的數據輸出端WSO相連，接收測試響應信號，輸入緩存模塊與結果比較模塊相連，將接收到的測試響應數據輸出到結果比較器，數據背景模塊與結果比較模塊相連，將生成的測試激勵數據輸出到結果比較模塊，結果比較模塊將測試激勵數據與測試響應數據進行比較，並輸出比較結果。本發明相應地提供了一種基於IEEE 1500的SoC中嵌入式SRAM存儲器故障的測試方法，該方法通過上述基於IEEE 1500的嵌入式SRAM存儲器測試結構實現，包括以下步驟
A.進行工作模式選擇，根據狀態模式選擇信號選擇工作模式，其值為00，則嵌入式 SRAM工作於正常模式；其值為01，則嵌入式SRAM工作於旁路模式；其值為11，則嵌入式 SRAM工作於測試模式；
B.開始信號為1時，開始進行SRAM的故障檢測；
C.BIST測試控制器根據測試算法，生成測試激勵數據，並將測試激勵數據通過測試殼 Wrapper 送入 SRAM 中。D.測試控制器通過測試殼Wrapper取得從SRAM返回的測試響應數據；
E.測試控制器將測試激勵數據和測試響應數據進行比較，得出比較結果；
F.比較結果如果是測試激勵數據與測試響應數據不相同，則報錯，並結束測試；如果相等，則根據測試算法重複C、D、E步驟，直到測試完成。設計嵌入式SRAM測試結構所用到的機器設備包括計算機、示波器、邏輯分析儀、 FPGA開發板等，為現有技術。以嵌入式SRAM為測試對象，對測試結構進行功能驗證，驗證結果如表1所示。驗證結果表明，基於IEEE 1500的嵌入式SRAM測試結構能夠準確的檢測出存儲器存在的故障， 採用SRAM規範化的測試結構可以實現存儲器的測試復用，提高SoC集成與測試的效率。表1 基於IEEE 1500的嵌入式SRAM存儲器驗證內容及結果序號驗證內容驗證結果1正常模式通過3無故障通過4呆滯1故障通過5呆滯0故障通過6地址解碼故障通過7轉換故障通過8橋接故障通過
本發明的優點一是根據IEEE 1500標準中功能描述設計了 Wrapper中各組成單元，解決了嵌入式SRAM的測試訪問、測試隔離和測試的控制問題。由於Wrapper具有規範性，就使得不同類型的嵌入式SRAM從測試集成的角度來看是同構的，這樣所有的SRAM測試都能用相同的方法測試，就實現了測試結構的復用。二是設計了相應的BIST測試控制器，該控制器根據測試算法生成測試激勵數據、控制封裝殼Wrapper、進行響應分析、輸出測試結果。 應用該測試結構及測試方法，能夠檢測出嵌入式SRAM存儲器存在故障，有利於嵌入式SRAM 存儲器的測試復用，可以有效的提高SoC的集成效率。由上可知，SoC中不同類型的嵌入式SRAM存儲器都可以按照本發明中SRAM測試殼的封裝實例進行封裝。這樣，SoC存儲器的使用者在進行測試時將更加方便，測試集成和測試復用將更有效。在進行不同類型嵌入式SRAM存儲器測試時，只要進行測試算法的改動，而不必對Wrapper和控制器的接口功能進行改動。通過嵌入式SRAM封裝的feapper與 SRAM測試控制器就能很方便的完成不同類型SRAM的故障測試，有利於存儲器測試結構的規範化以及存儲器核的測試復用。
圖1為本發明嵌入式SRAM測試基本原理示意圖2為本發明基於IEEE 1500的嵌入式SRAM存儲器測試結構連接示意圖； 圖3為本發明SRAM封裝測試殼feapper結構示意圖； 圖4為本發明BIST測試控制器結構示意圖。
具體實施例方式下面結合附圖和實施例，對本發明的具體實施方式
進行詳細描述。如圖2所示，一種基於IEEE 1500的嵌入式SRAM存儲器測試結構，包括BIST測試控制器和嵌入式SRAM封裝的基於IEEE 1500標準的測試殼，測試殼接收BIST測試控制器送來的控制信號、指令信號、測試地址數據、測試激勵數據，並將測試數據輸出到BIST 測試控制器，測試殼Wrapper圍繞著被測嵌入式SRAM，測試殼中的各組成單元符合IEEE 1500標準功能描述；BIST測試控制器有時鐘信號，狀態模式控制信號埠，測試控制器的對測試殼Wrapper的控制信號輸出埠連接至與測試殼的相應埠 ；測試殼的數據輸出埠 WSO與測試殼的數據接收埠連接；測試殼的數據輸入埠 WSI與測試殼的數據輸出埠連接。如圖3所示，所述測試殼Wrapper包括邊界寄存器WBR、旁路寄存器WBY、指令寄存器WIR、控制接口 WIP、數據輸入埠 WSI、數據輸出埠 WSO等；邊界寄存器WBR上的各分為兩組，一組WBR_in的並行輸出端分別與SRAM的數據輸入端、地址數據輸入端、讀寫使能信號輸入端相連，另一組WBR_out的並行輸入端與與SARM的數據輸出端相連，邊界寄存器WBR控制信號端與指令寄存器WR相連，控制接口 WIP的控制信號輸出端與指令寄存器 WR相連。旁路寄存器WBY被連接在WSI和WSO之間，提供一個旁路的路徑以使測試數據快速通過測試殼，可以有效的縮短掃描的路徑。如圖4所示，所述BIST測試控制器包括算法狀態機模塊、指令數據模塊、讀寫信號模塊、地址數據模塊、輸入緩存模塊、輸出緩存模塊、控制信號模塊、結果比較模塊；算法狀態機模塊與指令數據模塊、讀寫信號模塊、地址數據模塊、控制信號模塊、結果比較模塊相連，並控制其工作狀態，讀寫信號模塊與輸出緩存模塊相連，控制輸出緩存模塊的讀寫狀態，指令數據模塊與輸出緩存模塊相連，通過輸出緩存模塊向測試殼輸出測試指令，地址數據模塊與輸出緩存模塊相連，地址數據模塊產生的測試地址數據通過輸出緩存模塊輸出到測試殼，數據背景模塊與輸出緩存模塊相連，數據背景模塊產生的測試激勵數據和指令信號通過輸出緩存模塊輸出到測試殼，輸出緩存模塊的數據輸出端WSO與測試殼的數據輸入端WSI相連，控制信號模塊與測試殼相連，輸出控制信號，輸入緩存模塊的數據輸入端WSI 與測試殼的數據輸出端WSO相連，接收測試響應信號，輸入緩存模塊與結果比較模塊相連， 將接收到的測試響應數據輸出到結果比較器，數據背景模塊與結果比較模塊相連，將生成的測試激勵數據輸出到結果比較模塊，結果比較模塊將測試激勵數據與測試響應數據進行比較，並輸出比較結果。根據圖2、圖3和圖4，一種基於IEEE 1500標準的嵌入式SRAM存儲器測試方法， 在算法狀態機模塊的控制下，其工作過程如下
A.進行工作模式選擇，根據狀態模式選擇信號選擇工作模式，其值為00，則嵌入式 SRAM工作於正常模式；其值為01，則嵌入式SRAM工作於旁路模式；其值為11，則嵌入式 SRAM工作於測試模式；
B.開始信號為1時，開始進行SRAM的故障檢測；
C.BIST測試控制器根據測試算法，生成測試激勵數據，並將測試激勵數據通過測試殼 Wrapper 送入 SRAM 中。 D.測試控制器通過測試殼Wrapper取得從SRAM返回的測試響應數據；
E.測試控制器將測試激勵數據和測試響應數據進行比較，得出比較結果；
F.比較結果如果是測試激勵數據與測試響應數據不相同，則報錯，並結束測試；如果相等，則根據測試算法重複C、D、E步驟，直到測試完成。優選的，指令信號生成、傳輸、和指令解碼的步驟由算法狀態機模塊控制指令數據模塊生成指令數據，指令數據送入輸出緩存模塊，輸出緩存模塊將指令數據送入指令寄存器，指令寄存器對指令數據進行指令解碼，生成指令信號；由指令信號控制測試殼接收測試控制器送來的測試激勵數據、地址數據、SRAM讀寫信號，並控制測試殼將SRAM生成的測試響應數據傳送到測試控制器。優選的，地址數據生成、傳輸的步驟由地址數據生成模塊生成地址數據，地址數據送入輸出緩存模塊，輸出緩存模塊通過緩衝器將地址數據串行送入邊界寄存器，邊界寄存器將地址數據送入SRAM。優選的，測試激勵數據生成、傳輸的步驟由數據背景模塊生成生成測試激勵數據，測試激勵數據送入輸出緩存模塊，輸出緩存模塊通過緩衝器將測試激勵數據串行送入邊界寄存器，邊界寄存器將測試激勵數據送入SRAM。優選的，包括測試響應數據取得和傳輸的步驟將SRAM中生成的測試響應數據通過緩衝器傳輸到輸入緩存模塊，結果比較模塊從輸入緩存器取得測試響應數。優選的，包括旁路寄存器工作的步驟在不需要對當前嵌入式SRAM進行測試時， BIST測試控制器ModeO、Model的值為01，嵌入式SRAM處於旁路工作模式，BIST控制器生成的測試數據不再通過WBR，測試數據選擇WBY作為通過的路徑。
權利要求
1.一種基於IEEE 1500的嵌入式SRAM存儲器測試結構，包括BIST測試控制器，其特徵是還包括嵌入式SRAM封裝的基於IEEE 1500標準的測試殼feapper ；所述測試殼接收 BIST測試控制器送來的控制信號、指令信號、測試地址數據、測試激勵數據，並將測試響應數據輸出到BIST測試控制器，測試殼Wrapper圍繞著被測嵌入式SRAM，測試殼中的各組成單元符合IEEE 1500標準功能描述。
2.根據權利要求1所述的一種基於IEEE1500的嵌入式SRAM存儲器測試結構，其特徵是所述測試殼Wrapper包括邊界寄存器WBR、旁路寄存器WBY、指令寄存器WIR、控制接口 WIP、數據輸入埠 WSI、數據輸出埠 WSO等；邊界寄存器WBR上的各分為兩組，一組WBR_ in的並行輸出端分別與SRAM的數據輸入端、地址數據輸入端、讀寫使能信號輸入端相連， 另一組WBR_out的並行輸入端與SARM的數據輸出端相連，邊界寄存器WBR的時鐘信號輸入端、移位使能信號端、並行使能信號端與指令寄存器WR相連，控制接口 WIP的控制信號輸出端與指令寄存器^WR相連；旁路寄存器WBY被連接在WSI和WSO之間，提供一個旁路的路徑以使測試數據快速通過測試殼，可以有效的縮短掃描的路徑。
3.根據權利要求1所述的一種基於IEEE1500的嵌入式SRAM存儲器測試結構，其特徵是所述BIST測試控制器包括算法狀態機模塊、指令數據模塊、讀寫信號模塊、地址數據模塊、輸入緩存模塊、輸出緩存模塊、控制信號模塊、結果比較模塊；算法狀態機模塊與指令數據模塊、讀寫信號模塊、地址數據模塊、控制信號模塊、結果比較模塊相連，並控制其工作狀態，讀寫信號模塊與輸出緩存模塊相連，控制輸出緩存模塊的讀寫狀態，指令數據模塊與輸出緩存模塊相連，通過輸出緩存模塊向測試殼輸出測試指令，地址數據模塊與輸出緩存模塊相連，地址數據模塊產生的測試地址數據通過輸出緩存模塊輸出到測試殼，數據背景模塊與輸出緩存模塊相連，數據背景模塊產生的測試激勵數據和指令信號通過輸出緩存模塊輸出到測試殼，輸出緩存模塊的數據輸出端WSO與測試殼的數據輸入端WSI相連，控制信號模塊與測試殼相連，輸出控制信號，輸入緩存模塊的數據輸入端WSI與測試殼的數據輸出端WSO相連，接收測試響應信號，輸入緩存模塊與結果比較模塊相連，將接收到的測試響應數據輸出到結果比較器，數據背景模塊與結果比較模塊相連，將生成的測試激勵數據輸出到結果比較模塊，結果比較模塊將測試激勵數據與測試響應數據進行比較，並輸出比較結果。
4.根據權利要求1所述的一種基於IEEE1500的嵌入式SRAM存儲器測試結構，其特徵是包括有時鐘信號、狀態模式控制信號、對測試殼控制信號、測試結果信號輸出端信號。
5.根據權利要求4所述的一種基於IEEE1500的嵌入式SRAM存儲器測試結構，其特徵是所述狀態模式控制信號輸入端可輸入正常模式、測試模式和旁路模式三種測試模式信號。
6.一種基於IEEE 1500標準的嵌入式SRAM存儲器測試方法，其特徵是，此方法通過一種基於IEEE 1500的嵌入式SRAM存儲器測試結構實現，包括以下步驟(1)進行工作模式選擇，根據狀態模式選擇信號選擇工作模式，其值為00，則嵌入式 SRAM工作於正常模式；其值為01，則嵌入式SRAM工作於旁路模式；其值為11，則嵌入式 SRAM工作於測試模式；(2)開始信號為1時，開始進行SRAM的故障檢測；(3)測試控制器根據測試算法，生成測試激勵數據，並將測試激勵數據通過測試殼Wrapper 送入 SRAM 中；(4)測試控制器通過測試殼Wrapper取得從SRAM返回的測試響應數據；(5)測試控制器將測試激勵數據和測試響應數據進行比較，得出比較結果；(6)比較結果如果是測試激勵數據與測試響應數據不相同，則報錯，並結束測試；如果相等，則根據測試算法重複步驟(3)、(4)、(5)，直到測試完成。
7.根據根據權利要求6所述的測試方法，其特徵是，其中的步驟是在算法狀態模塊的控制下進行的。
8.根據根據權利要求6所述的測試方法，其特徵是進一步包括指令信號生成、傳輸、 和指令解碼的步驟由數據背景模塊生成指令數據，指令數據送入輸出緩存模塊，輸出緩存模塊將指令數據送入指令寄存器，指令寄存器對指令數據進行指令解碼，生成指令信號，指令信號包括緩衝器片選信號、SRAM讀使能信號、SRAM寫使能信號、邊界寄存器時鐘信號、邊界寄存器移位信號、邊界寄存器並行輸出信號；由指令信號控制測試殼接收測試控制器送來的測試激勵數據、地址數據、SRAM讀寫信號，並控制測試殼將SRAM生成的測試響應數據傳送到測試控制器。
9.根據根據權利要求6所述的測試方法，其特徵是進一步包括地址數據生成、傳輸的步驟由地址數據生成模塊生成地址數據，地址數據送入輸出緩存模塊，輸出緩存模塊通過緩衝器將地址數據串行送入邊界寄存器，邊界寄存器將地址數據送入SRAM。
10.根據根據權利要求6所述的測試方法，其特徵是進一步包括測試激勵數據生成、 傳輸的步驟由數據背景模塊生成生成測試激勵數據，測試激勵數據送入輸出緩存模塊，輸出緩存模塊通過緩衝器將測試激勵數據串行送入邊界寄存器，邊界寄存器將測試激勵數據送入 SRAM。
11.根據根據權利要求6所述的測試方法，其特徵是進一步包括測試響應數據取得和傳輸的步驟將SRAM中生成的測試響應數據通過緩衝器傳輸到輸入緩存模塊，結果比較模塊從輸入緩存器取得測試響應數。
12.根據根據權利要求6所述的測試方法，其特徵是進一步包括控制信號的生成、傳輸和控制的步驟，所述控制信號包括時鐘信號WRCK、復位信號WRSTN、指令寄存器選擇信號 klectWIR、捕獲信號CaptureWR、移位信號SiiftWR或更新信號UpdatWR中的一種或幾種信號。
13.根據根據權利要求6所述的測試方法，其特徵是進一步包括旁路寄存器工作的步驟在不需要對當前嵌入式SRAM進行測試時，提供一個旁路的路徑以使測試數據快速通過測試殼，BIST測試控制器模式選擇信號的值為01，嵌入式SRAM處於旁路工作模式，BIST 控制器生成的測試數據不再通過WBR，測試數據選擇WBY作為通過的路徑。
全文摘要
本發明公開了一種基於IEEE 1500的嵌入式SRAM存儲器測試結構及測試方法。該測試結構結合了嵌入式核測試標準IEEE 1500和內建自測試(BIST)的方法。嵌入式SRAM測試結構由嵌入式SRAM的測試殼封裝與SRAM測試控制器兩部分構成。測試封裝殼解決了嵌入式SRAM的測試訪問、測試隔離和測試的控制問題。SRAM測試控制器根據測試算法生成測試激勵數據、控制封裝殼Wrapper、進行響應分析、輸出測試結果。應用該測試結構及測試方法，能夠檢測出嵌入式SRAM存儲器存在的故障，有利於嵌入式SRAM存儲器的測試復用，可以有效的提高SoC的集成效率。
文檔編號G11C29/08GK102332306SQ20111019754
公開日2012年1月25日 申請日期2011年7月15日 優先權日2011年7月15日
發明者談恩民, 馬江波 申請人:桂林電子科技大學