矩陣式dip引線框架、該框架的ic封裝件及其生產方法

2023-09-13 03:31:40 2

專利名稱：矩陣式dip引線框架、該框架的ic封裝件及其生產方法
技術領域：
本發明涉及半導體封裝的DIP引線框架、基於該引線框架的IC晶片封裝件及
其生產方法。
背景技術：
長期以來，DIP系列產品封裝製造一直受制於早期80年代開發出來的引線框架模 式，當時因受引線框架壓延銅箔製造技術、衝壓模具及衝壓技術的影響，封裝方面受塑封模 具、電鍍選鍍技術、切筋成形模具技術、上芯/壓焊設備的識別精度和工作窗口範圍等條件 的制約，引線框架一般設計在IOmm 30mm以內的寬度，呈雙排或單排設計，每條10 20 個單元不等。這種框架採用傳統塑封模具，掛鍍線電鍍，手動切筋成型。這樣的生產方式不 僅生產效率低，而且使用傳統塑封模具、掛鍍線電鍍、手動切筋成形模具配置加工產品時安 全風險大，並且產品外形尺寸一致性差，封裝成品率低，產品的質量靠多配檢驗員來把關， 導致生產成本高、效率低。經過20多年的發展，上述材料製造技術和生產設備配套技術、封裝生產的生產制 造技術和封裝應用技術及其標準化程度都發生了巨大的變化。單條框架可以做到70mm 80mm寬，若設計成多排，可數倍數於現有框架(單/雙排)數量，對引線框架製造廠來說可提 高材料的利用率。由於目前單/雙排DIP系列產品屬人員密集型封裝產品，存在生產效率低、材料利 用率低、加工過程錯誤率高、使用設備多、導致佔地面積大、能源消耗大、DIP手動加工模具 安全風險大等問題。目前集成電路引線框架上的單元框架呈單行分布，各單元框架兩側的外引腳與基 島分別連在兩側框架邊框上。由於集成電路技術的進步，電子產品層次與功能提升趨向多 功能化、高速化、大容量化、高密度化、輕量化。因此許多新穎的載體結構技術與材料被開發 出來，由於集成電路體積減小的同時需要增加集成電路模塊的數量，就需要進一步減小集 成電路封裝模塊的體積，即縮小集成電路封裝的體積。因此，引線框架體積勢必也要求縮

發明內容
本發明的目的之一在於提供一種矩陣式DIP引線框架；
目的之二在於提供基於所述矩陣式DIP引線框架的IC封裝件； 目的之三在於提供所述IC封裝件的生產工藝；
從而達到降低框架材料的消耗和提高塑封料利用率，提高生產效率和產品質量，減少 錯誤率、降低安全風險，是一種降低成本、節能減排的有效途徑。本發明是這樣實現的一種矩陣式DIP引線框架，由框架及設在框架內的若干個 單元框架組成，所述單元框架在所述框架上呈矩陣式分布且行數為奇數行，其中第2n-l行 與第2η行的相鄰單元框架的基島通過連接條與所述框架邊框相連，第2n-l行與第2η行的相鄰單元框架的外弓I線腳交錯排列，並通過柵條與所述框架邊框連接。所述單元框架投入和產出效益對比分析為5行是最優。一種雙晶片IC封裝件，包括所述單元框架上的載體及該載體堆疊放置的第一、第 二晶片，具體為該載體上先置第一 IC晶片，該第一 IC晶片上的焊盤通過鍵合線與內引腳 相連，之後，第一 IC晶片上再置第二 IC晶片，第一、第二 IC晶片通過銅或金焊線鍵合相連， 採用銅或金線通過球焊把第二 IC晶片和單元框架的引線腳相連，最後，塑封體覆蓋了第 一、第二 IC晶片鍵合金或銅線及單元框架的引線腳而構成了電路整體。一種雙晶片IC封裝件的封裝工藝流程如下
權利要求
1.一種矩陣式DIP引線框架，由框架及設在框架內的若干個單元框架組成，其特徵在 於所述單元框架在所述框架上呈矩陣式分布且行數為奇數行，其中第2n-l行與第2η行的 相鄰單元框架的基島通過連接條(18)與所述框架邊框相連，第2η-1行與第2η行的相鄰單 元框架的外引線腳交錯排列，並通過柵條(19 )與所述框架邊框連接。
2.根據權利要求1所述的矩陣式DIP引線框架，其特徵在於所述單元框架是單載體 結構且行數為奇數行，其中第2n-l行與第2η行的相鄰單元框架的基島通過連接條(18)與 所述框架邊框相連，第2η-1行與第2η行的相鄰單元框架的外引線腳交錯排列，並通過柵條 (19)與所述框架邊框連接。
3.根據權利要求1所述的矩陣式DIP引線框架，其特徵在於所述單元框架是雙載體 結構且行數為奇數行，即每個單元框架有兩個載體；其中單元框架A的引腳A7、A8與載體 Z2相連、引腳A3與載體Zl相連，相鄰單元框架B的引腳B7和B8與載體Z4相連、引腳B3 與載體Z3相連接；其中第2n-l行與第2η行的相鄰單元框架的基島通過連接條(18)與所述 框架邊框相連，第2η-1行與第2η行的相鄰單元框架的外引線腳交錯排列，並通過柵條(19) 與所述框架邊框連接。
4.根據權利要求1或2或3所述的矩陣式DIP引線框架，其特徵在於所述單元框架 為5行。
5.一種根據權利要求2的雙晶片IC封裝件，其特徵在於包括所述單元框架上的載體(I)，該單元框架的載體(1)上並行放置第一、第二IC晶片(11、12)，該第一 IC晶片(11)和 第二 IC晶片(12)上的焊盤上先各預植一個金或銅球(10)，然後用金或銅線在第一 IC晶片(II)的金或銅球(10)上堆疊金線或銅線鍵合球，拱絲拉弧在第二IC晶片(12)上的焊盤的 金或銅球上堆疊金線或銅線鍵合球，形成鍵合球(20)，該鍵合球(20)使第一、第二 IC晶片 (11、12)相連；所述第一、第二 IC晶片(11、12)的外焊盤通過銅或金焊線(5)鍵合與單元框 架的內引腳(4)相連；最後，塑封體(6)完全覆蓋了第一、第二 IC晶片(11、12)、鍵合金或銅 線(5、9)、金或銅球(10)、鍵合球(20)及單元框架引線腳(4)而構成了電路整體。
6.一種根據權利要求2的雙晶片IC封裝件，其特徵在於包括所述單元框架上的載體 (1)、及該載體(1)中堆疊放置的第一、第二晶片(13、14)具體為該載體(1)上先置第一 IC 晶片(13)，該第一 IC晶片(13)上的焊盤通過鍵合線(5)與內引腳(4)相連，之後，第一 IC 晶片(13)上再置第二 IC晶片(14)，第一、第二 IC晶片(13、14)通過銅或金焊線(15)鍵合 相連，採用銅或金線(16)通過球焊把第二 IC晶片(14)和單元框架的引線腳(4)相連，最 後，塑封體(6)覆蓋了第一、第二 IC晶片(13、14)、鍵合金或銅線(5、15、16)及單元框架的 引線腳(4)而構成了電路整體。
7.一種根據權利要求3的雙晶片IC封裝件，其特徵在於包括所述單元框架上的載體 (7、8)，該載體(7、8)上分置第一、第二 IC晶片(11、12)，第一 IC晶片(11)或第二 IC晶片 (12)上的焊盤上先各預植一個金或銅球(10)，然後用金或銅線在第一 IC晶片(11)的金或 銅球(10)上堆疊金線或銅線鍵合球，拱絲拉弧在第二 IC晶片(12)上的焊盤的金或銅球上 堆疊金線或銅線鍵合球，形成鍵合球(20 )，該鍵合球(20 )使第一 IC晶片(11)和第二 IC芯 片(12)相連；所述第一、第二 IC晶片(11、12)外焊盤通過金或銅焊線(5)鍵合與所述單元 框架的內引腳(4)相連，最後，塑封體(6)完全覆蓋了第一、第二 IC晶片(11、12)、鍵合金或 銅線(5、9)、金或銅球(10)、鍵合球(20)及單元框架的引線腳(4)而構成了電路整體。
8. 一種根據權利要求5或7的雙晶片IC封裝件的封裝工藝流程如下 a.晶圓減薄/劃片晶圓減薄主軸轉速為MOO rpm-3000 rpm，晶圓減薄厚度380um士20um ； 晶圓減薄、劃片的設備和工藝同普通雙排框架封裝晶圓減薄、劃片工藝； b、上芯採用單載體單元框架或雙載體單元框架，先在單或雙載體上點上粘片膠(導電膠 或絕緣膠)，將晶片粘在載體上，若是不同的晶片，先粘小晶片，粘完所有小晶片後再粘另一 個載體上的晶片，粘片機通常採用AD829A和AD^S兩種粘片機，根據晶片尺寸和晶片尺寸 的大小選擇吸嘴和點膠頭的形狀和尺寸，吸嘴上芯的升降高度為4000-6500st印，頂針上升 高度為100-160 st印，頂針上升延遲時間為5-lOms，點膠高度為1400-2000st印，粘片膠厚 度控制在8-38um內，固化烘烤氮氣流量> 0. 8 Ι/h，烘烤溫度175_180°C，3小時； C、壓焊襯底加熱溫度為_235°C，調節打火流量為^00mA-3100mA，調節打火放電時間 為630US-710US，使金球頭部融化以獲得表面圓滑無缺陷的金球FAB，接線劈刀上加上時 間為IOms士3ms的超聲波和壓力，超聲頻率為120KHZ士 10 KHZ，輸出方式為電流，功率為 41麗士3麗，壓力輸出為32gf 士2gf ；d、塑封、後固化多排矩陣式框架塑封使用MGP塑封模具，注塑壓力(1200-1800)I^i、注塑時間 7-15s、模具溫度160-180°C、合模壓焊8-20Mpa、固化時間120_150s，後固化溫度 175-180°C，7 小時；e、列印同普通DIP塑料封裝集成電路生產工藝；f、電鍍電鍍設備從以前的掛鍍電鍍方式改為高速線電鍍方式，先將塑封后的產品送高速電鍍 線電鍍，鍍液溫度35-45°C，電鍍電流95士5A/槽，鍍層厚度控制在7. 0-20. 32um ； g、切筋成型採用自動切筋成型系統，自動進料，自動入管。
9. 一種根據權利要求6的雙晶片IC封裝件的封裝工藝流程如下a.減薄/劃片下層晶片對應的晶圓減薄厚度為200 μ m +ΙΟμπι，粗糙度Ra 0. IOmm 0. 05mm，上層 晶片對應的晶圓減薄厚度為180μπι +ΙΟμπι，減薄機具備8" 12"超薄減薄拋光功能， 採用防翹曲薄減薄拋光工藝； b、一次上芯採用單載體單元框架，使用專用上料夾，點膠頭均勻的將導電膠點在單元框架載 體上，將下層晶片(大晶片)粘在載體上，吸嘴上芯的升降高度為4000-6500st印，頂針上升 高度為100-160 st印，頂針上升延遲時間為5-lOms，點膠高度為1400-2000st印，粘片膠厚 度控制在8-38um內，固化烘烤氮氣流量> 0. 8 Ι/h ； C、二次上芯在第一層晶片正面先點上絕緣膠(QMI538NB)，再將第二個晶片對準粘在上面，放在一 層晶片的正面；兩次上芯後一次固化，烘烤溫度150-175°C，烘烤時間180min ； d、壓焊雙晶片堆疊封裝，一般情況下，先連接上下晶片間的焊線，其次連接下層晶片與引腳間 連線，最後焊接上層晶片與引腳間連接，焊線高度要嚴格控制，弧高控制在150Um-300Um，防 止上下層焊線間短路；線間距小於2倍的線徑為不良；塑封、列印、電鍍、切筋成型方法同現 有DIP單晶片封裝件。
全文摘要
一種矩陣式DIP引線框架，及基於該框架的IC封裝件及其生產方法，其矩陣式DIP引線框架由框架及設在框架內的若干個單元框架組成，所述單元框架在所述框架上呈矩陣式分布且行數為奇數行，其中第2n-1行與第2n行的相鄰單元框架的基島通過連接條與所述框架邊框相連，第2n-1行與第2n行的相鄰單元框架的外引線腳交錯排列，並通過柵條與所述框架邊框連接。本發明提高了框架材料的利用率，且結構簡單合理，具有成本低、節能減排等優點，廣泛應用於LED燈管、電腦接口類型、供應電源模塊、網絡變壓器、DIP開關、壓力傳感器、方便實現PCB板的穿孔焊接，及標準邏輯IC、存儲器LSI等領域。
文檔編號H01L21/98GK102074540SQ20101056130
公開日2011年5月25日 申請日期2010年11月26日 優先權日2010年11月26日
發明者周永壽, 慕蔚, 郭麗花, 陳國嵐 申請人:天水華天科技股份有限公司