一種fpga晶片的錯誤檢測電路的製作方法

2023-09-15 13:25:50

一種fpga晶片的錯誤檢測電路的製作方法
【專利摘要】本實用新型涉及一種FPGA晶片，包括：互連結構（xbar）和位於互連結構中的第一級錯誤檢測單元，互連結構包括多個多路復用器，第一級錯誤檢測單元包括邏輯電路，其中，所述互連結構的多個多路復用器接收輸入的數字激勵信號並輸出第一數位訊號，所述第一級錯誤檢測單元基於邏輯電路對輸入的第一數位訊號進行邏輯運算並輸出第二數位訊號作為檢測信號，由此判斷互連結構中是否存在錯誤。該FPGA晶片在進行錯誤檢測時無需考慮互連單元之間的互連關係和互連特點來設計不用的用例，並確保每個互連單元的所有路徑都可被測試。
【專利說明】—種FPGA晶片的錯誤檢測電路
【技術領域】
[0001]本發明涉及FPGA晶片，更具體的講涉及FPGA晶片的錯誤檢測電路。
【背景技術】
[0002]在生產測試中，要對晶片的每條路徑進行固定故障檢測，以保證晶片中的每條路徑都無錯誤單元。對於FPGA晶片，由於其80%的面積為互連單元，要保證在有限的配置條件下每條互連路徑都測試到。為完成這類測試，可以根據互連結構的特點，設計專門的軟體算法，在一次配置下，儘可能多的測試到更多的路徑，這種做法的優點是可以很快的得到大量的測試用例，缺點是很難達到100%的覆蓋率。也可以根據互連結構的特點，手工的創建測試用例，其優點是每個例子都是有規律可循的，可以方便的得知哪些路徑還未測試到，容易達到100%的測試覆蓋率，其缺點是手工創建用例耗時較長。無論是軟體算法實現還是手工創建，都需要根據互連結構的特點來設計每個例子的繞線路徑，且每個例子的結果要可觀測，可通過JTAG掃描鏈或通過IO輸出。

【發明內容】

[0003]本發明的目的是提供能夠克服以上問題的FPGA晶片。
[0004]本發明提供了一種FPGA晶片，包括:互連結構(xbar)和位於互連結構中的第一級錯誤檢測單元，互連結構包括多個多路復用器，第一級錯誤檢測單元包括邏輯電路，其中，所述互連結構的多個多路復用器接收輸入的數字激勵信號並輸出第一數位訊號，所述第一級錯誤檢測單元基於邏輯電路對輸入的第一數位訊號進行邏輯運算並輸出第二數位訊號作為檢測信號，由此判斷互連結構是否存在錯誤。
[0005]輸入互連結構的多個多路復用器的數字激勵信號相同。第一級錯誤檢測單元的邏輯電路包括與非門以及或非門。
[0006]FPGA晶片包括至少另一級錯誤檢測單元，所述至少另一極錯誤檢測單元包括邏輯電路，所述邏輯電路對第一級錯誤檢測單元輸出的第二數位訊號進行邏輯運算並輸出第三數位訊號作為檢測信號。
【專利附圖】

【附圖說明】
[0007]下面通過附圖和實施例，對本發明的技術方案做進一步的詳細描述。附圖中，
[0008]圖1是本發明實施例的錯誤檢測電路的結構示意圖；
[0009]圖2是圖1所示的第一級錯誤檢測單元的電路圖；
[0010]圖3是圖1所示的第二級錯誤檢測單元的電路圖；
[0011]圖4是本發明實施例的錯誤檢測單元在FPGA晶片上的應用結構示意圖。
【具體實施方式】
[0012]圖1是本發明實施例的錯誤檢測電路的結構示意圖。如圖1所示，該錯誤檢測電路包括兩級錯誤檢測單元。
[0013]第一級錯誤檢測單元包括多個錯誤檢測單元11。每一個錯誤檢測單元11對應於一個FPGA基本互連單元(xbar)。每一個錯誤檢測單元11與對應的一個基本互聯單元(xbar)電連接。FPGA基本互連單元(xbar)可以包括多個多路復用器。通過向FPGA基本互連單元輸入相同的數字激勵信號，FPGA互連單元產生多組O或I的數位訊號。錯誤檢測單元11包括與非門和或非門，與非門和或非門分別與多組多路復用器相連接。前述數位訊號輸入錯誤檢測單元11的與非門和或非門產生兩組數位訊號作為輸出信號。多個錯誤檢測單元11的輸出信號作為第一級錯誤檢測單元的輸出信號，第一級錯誤檢測單元的輸出信號作為第二級錯誤檢測單元的輸入信號。
[0014]第二級錯誤檢測單元12也可包括一個與非門和一個或非門，並與第一級錯誤檢測單元電連接，與非門連接第一級錯誤檢測單元中的全部錯誤檢測單元11的輸出信號進行與非運算輸出一組數位訊號，或非門連接第一級錯誤檢測單元中的全部錯誤檢測單元11的輸出信號進行或非運算輸出另一組數位訊號，這兩組數位訊號作為第二級錯誤檢測單元的輸出信號，該輸出信號輸入數位訊號檢測器對檢測結果進行觀測。
[0015]本發明實施例中的錯誤檢測單元不需要考慮互聯單元之間的互聯關係和設計特點，通過給晶片中的每組多路復用器輸入相同的激勵信號產生多組數位訊號並將產生的數位訊號輸入錯誤檢測單元，觀測錯誤檢測單元中邏輯電路與非門和或非門輸出的數位訊號可對測試晶片進行檢測。
[0016]圖2是圖1所示的第一級錯誤檢測單元的電路圖。如圖2所示，這是圖1的第一級錯誤檢測單元中的一個錯誤檢測單元的電路圖。在圖中有由上到下排列的多組(行)多路復用器，每組多路復用器至少包括一個多路復用器。這幾組多路復用器構成一個FPGA基本互連單元，也就是測試對象。
[0017]在每組多路復用器中輸入相同的數字激勵信號，其中數字激勵信號為一組01序列，該數字激勵信號輸入每組多路復用器產生一組數位訊號。當每組多路復用器中無錯誤單元時輸入的數位訊號和每組多路復用器輸出的數位訊號相一致。每多路復用器產生的數位訊號分別輸入到與非門以及或非門的輸入端並產生輸出信號。
[0018]在一個例子中，第一組多路復用器包括一個錯誤單元，該錯誤單元的輸出恆鎖定為I。當數字激勵信號為I時，數字激勵信號輸入多組多路復用器中並產生數位訊號，第一組多路復用器輸出數位訊號1，其它幾組多路復用器輸出也為1，。數位訊號輸入到與非門和或非門的輸入端，其輸出信號均為O。
[0019]當數字激勵信號為O時，數字激勵信號輸入四組多路復用器中並產生數位訊號，第一組多路復用器輸出數位訊號1，其它幾組多路復用器輸出也為O。數位訊號輸入到與非門和或非門的輸入端，其中與非門輸出信號為1，或非門輸出信號為O。
[0020]在又一個例子中，四組多路復用器均無錯誤單元。當數字激勵信號為I時，幾組多路復用器輸出的數位訊號均為1，該數位訊號輸入到與非門和或非門，其輸出信號均為O。
[0021]當數字激勵信號為O時，幾組多路復用器輸出的數位訊號均為0，該數位訊號輸入到與非門和或非門的輸入端，其輸出信號均為I。
[0022]由此可見，當輸入一組數字激勵信號(O和1)，與非門和或非門的輸出信號均為O或均為I時，被檢測的四組多路復用器無錯誤單元。[0023]需要指出的是，錯誤檢測單元中使用的與非門以及或非門為最簡設計，但也可以使用別的邏輯單元或在與非門以及或非門的基礎上添加其他的邏輯單元以達到相同的檢測效果。
[0024]圖3是圖1所示的第二級錯誤檢測單元的電路圖。如圖3所示，第二級錯誤檢測單元包括與非門Q3和或非門S3，其中與非門Q1、或非門SI以及與非門Q2、或非門S2分別屬於第一級錯誤檢測單元的兩個錯誤檢測單元。
[0025]與非門Q1、Q2和或非門S1、S2輸出的數位訊號分別輸入與非門Q3和或非門S3的輸入端，與非門Q3和或非門S3通過輸入的數位訊號產生輸出信號。
[0026]在一個例子中，與非門Ql和或非門SI對應的互連結構中有錯誤單元，該錯誤單元輸出恆鎖定為0，與非門Q2和或非門S2對應的互連結構中無錯誤單元。
[0027]當數字激勵信號為I時，與非門Ql輸出的數位訊號為1，或非門SI輸出的數位訊號為O ;與非門Q2和或非門S2輸出的數位訊號均為O。與非門Q3輸入的數位訊號為1、0、
0、0，其輸出數位訊號為I ;或非門S3輸入的數位訊號為1、0、0、0，其輸出數位訊號為O。
[0028]當數字激勵信號為O時，與非門Ql和或非門SI輸出的數位訊號均為I;與非門Q2和或非門S2輸出的數位訊號均為I。與非門Q3輸入的數位訊號為1、1、1、1，其輸出數位訊號為O ;或非門S3輸入的數位訊號為1、1、1、1，其輸出數位訊號為O。
[0029]在另一個例子中，與非門Q1、或非門SI對應的互連結構和與非門Q2、或非門S2對應的互連結構均無錯誤單元。
[0030]當數字激勵信號為I時，與非門Ql和或非門SI輸出的數位訊號均為O ;與非門Q2和或非門S2輸出的數位訊號均為O。與非門Q3輸入的數位訊號為0、0、0、0，其輸出數位訊號為I ;或非門S3輸入的數位訊號為0、0、0、0，其輸出數位訊號為I。
[0031]同理，當數字激勵信號為O時，與非門Q2和或非門S2輸出的數位訊號均為I ;與非門Q2和或非門S2輸出的數位訊號均為I。與非門Q3輸入的數位訊號為1、1、1、1，其輸出數位訊號為O ;或非門S3輸入的數位訊號為1、1、1、1，其輸出數位訊號為O。
[0032]故當第二級錯誤檢測單元輸出的一組數位訊號不全為I和O時，檢測晶片內有錯誤單元。
[0033]圖4是本發明實施例的錯誤檢測單元在FPGA晶片上的應用結構示意圖。如圖4所示，該FPGA晶片是由基本的單元PLB (可編程邏輯塊)組成。PLB由基本邏輯單元(LE)和基本互連單元(xbar)組成。
[0034]在一個PLB模塊中包括16個PLB單元，數字激勵信號可通過同一個I/O埠輸入到該PLB模塊並驅動所有的PLB單元。每個PLB單元的右側均有一個錯誤檢測單元,該錯誤檢測單元包括一個與非門以及一個或非門，16個錯誤檢測單元構成了第一級錯誤檢測單元。第一級錯誤檢測單元通過輸入互聯單元的輸出信號產生數位訊號。在豎向相鄰的PLB模塊的接縫處為第二級錯誤檢測單元，第二級錯誤檢測單元包括一個與非門以及一個或非門。兩組豎向相鄰的第一級錯誤檢測單元產生的數位訊號分別輸入到接縫處的第二級錯誤檢測單元中的與非門以及或非門並輸出信號，該輸出信號通過數位訊號檢測器來判斷被測FPGA晶片是否存在錯誤單元。
[0035]由於本發明中的錯誤檢測單元僅通過互連單元中多路復用器的輸出信號來檢測FPGA晶片中是否存在錯誤單元，即互連單元中單輸入埠多輸出埠的多路復用器和多輸入埠單輸出埠的多路復用器均可通過檢測輸出信號來判斷是否存在錯誤單元。故本發明中的錯誤檢測單元無需考慮互連單元之間的互連特點。
[0036]前文結合兩級錯誤檢測單元對本發明的實施例作了描述，但是本領域的技術人員意識到，本發明不限於此，一級或者更多級錯誤檢測單元也應當是可行的，而不應被視為偏離本發明的範疇。
[0037]以上所述的【具體實施方式】，對本發明的目的、技術方案和有益效果進行了進一步詳細說明，所應理解的是，以上所述僅為本發明的【具體實施方式】而已，並不用於限定本發明的保護範圍，凡在本發明的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本發明的保護範圍之內。
【權利要求】
1.一種FPGA晶片，包括:互連結構(Xbar)和位於互連結構中的第一級錯誤檢測單元，互連結構與位於互連結構中的第一級錯誤檢測單元電連接，互連結構包括多個多路復用器，第一級錯誤檢測單元包括邏輯電路。
2.根據權利要求1所述的FPGA晶片，其特徵在於所述第一級錯誤檢測單元的邏輯電路包括與非門以及或非門。
3.根據權利要求1所述的FPGA晶片，其特徵在於所述FPGA晶片包括至少另一級錯誤檢測單元，所述至少另一極錯誤檢測單元包括邏輯電路，並與位於互連結構中的第一級錯誤檢測單元電連接。
【文檔編號】G01R31/3185GK203688761SQ201320356663
【公開日】2014年7月2日 申請日期:2013年6月20日 優先權日:2013年6月20日
【發明者】崔運東, 張揚揚, 劉明 申請人:京微雅格（北京）科技有限公司