低介電常數層的製造方法
2023-09-09 19:35:35 2
專利名稱：低介電常數層的製造方法
技術領域：
本發明涉及低介電常數(Low Dielectric Constant；Low K)層的製造方法，特別涉及可降低介電常數值的低介電常數層製造方法。
背景技術：
隨著半導體技術的進步，組件的尺寸也不斷地縮小，當集成電路的集成度(Integration)增加時，晶片的表面無法提供足夠的面積來製作所需的內連線。因此，為了配合組件縮小後所增加的內連線，目前超大規模集成電路(Very LargeScale Integration；VLSI)技術大都採用多層金屬導體連線的設計。然而，隨著金屬導線層數目的增加及導線間的距離不斷縮小，電子信號在金屬連線間傳送時，金屬連線的電阻電容延遲時間(Resistance Capacitance Delay Time；RCDelay Time)，已成為半導體組件速度受限的主要原因之一。此外，金屬連線尺寸的縮小，也使得電遷移(Electromigration)的情況日趨嚴重。
為了降低信號傳遞的時間延遲，目前的發展方向除了以電阻率約為1、67μΩ-cm的銅金屬來取代電阻率約為2、66μΩ-cm的鋁金屬成為導線的連線系統外，還可以利用低介電常數材料來作為導線間的絕緣層，藉以降低金屬與金屬層之間的寄生電容大小，使組件在速度方面的性能提高，並且可以降低功率的消耗(Power Dissipation)及噪聲幹擾(Cross-talk Noise)。
然而，由於低介電常數薄膜通常為鬆散的孔洞(Pore)結構，導致低介電常數薄膜的機械強度較差，因此在工藝期間，低介電常數薄膜很容易因一些外力或能量而破裂，造成工藝合格率的降低。為了避免低介電常數薄膜的破裂，傳統上都必須藉由變更或修改低介電常數材料的前驅物(Precursor)來提高其破裂臨界。目前，一般在低介電常數薄膜形成後，對此低介電常數薄膜進行後續的處理，來增加其結構強度。
發明內容
鑑於上述的背景技術中，為了實現超大規模集成電路組件良好的操作特性，低介電常數材料技術日趨重要，因此，本發明的目的，在於提供一種低介電常數層的製造方法，在用等離子體處理低介電常數層的步驟後，加入去除低介電常數層上的緻密層(Dense Layer)的步驟。
根據以上所述的目的，本發明低介電常數層的製造方法包括首先，在基材上形成低介電常數層；接著，對低介電常數層進行等離子體處理步驟；隨後，去除低介電常數層表面的部分材料。其中，去除步驟可使用化學機械拋光法(Chemical Mechanical Polishing)、氬氣濺射法(Ar Sputtering)、氟化氫氣體(HFVapor)工藝、溼式蝕刻法或乾式蝕刻法等。
由於等離子體工藝後，低介電常數層表面的緻密層會導致整體低介電常數層的介電常數值提高，因此在加入去除步驟後，可降低整體低介電常數層的介電常數值。這樣一來，可以改善金屬連線的電阻電容延遲時間，同時提升集成電路的組件速度。
附圖簡要說明下面結合附圖對本發明的具體實施方式
作進一步詳細的描述。附圖中，
圖1至圖3為應用本發明低介電常數層的製造方法的剖面示意圖；圖4為本發明低介電常數層的製造流程圖。
具體實施例方式
本發明揭露一種低介電常數層的製造方法，使集成電路中應用低介電常數材料所構成的絕緣層具有較低的介電常數值，以降低金屬導線層之間的寄生電容大小。為了使本發明的敘述更加詳盡與完備，可參照下列描述並配合圖1至圖3與圖4的圖示。圖1至圖3為本發明低介電常數層的工藝剖面示意圖，而圖4為本發明低介電常數層的製造流程圖，請一同參照圖1至圖3與圖4。
首先，按照步驟50，利用例如化學氣相沉積法(Chemical Vapor DepositionCVD)或等離子體增強化學氣相沉積法(Plasma Enhanced CVD；PECVD)在基材10上形成一層低介電常數層12，此低介電常數層12的材料可例如為氟化非晶碳(Fluorinated Amorphous Carbon；a-CF)、有機的MSQ(Methyl Silsesquioxane)、以及無機的HSQ(Hydrogen Silsesquioxane)等。
當低介電常數層12形成後，按照步驟52，利用等離子體14對此低介電常數層12進行等離子體處理，此等離子體處理步驟可使得低介電常數層內的原子排列進行重整及化學反應，從而降低介電常數與其缺陷。其中，等離子體處理的反應氣體可例如為氫氣、氮氣及其混合物等。
但是，經過等離子體14所處理的低介電常數層12卻會在其表面形成一層緻密層16，此緻密層16的介電常數高於內部低介電常數材料。在此情況下，整體低介電常數層12的介電常數值會因此而增加。
在低介電常數材料的技術日趨重要的情況下，本發明還在等離子體處理步驟之後，揭露一道去除步驟。按照步驟54，利用例如化學機械拋光法(ChemicalMechanical Polishing)、氬氣(Ar)的濺射法(Sputtering)、氟化氫氣體(HF Vapor)工藝、以及利用化學品的溼式蝕刻法或乾式蝕刻法等，將緻密層16去除，從而形成低介電常數層12a。
其中，一般緻密層的厚度介於約100至1500之間，因此可根據形成緻密層的厚度及材料不同，調整去除步驟中例如拋光液種類、粒徑、蝕刻化學品、工藝時間、蝕刻方法等工藝條件，本發明並不在此限制。
例如，在本發明一較佳實施例中，對厚度約為500的緻密層，利用用來去除氧化物、並且其成分為含矽材料或其混合物的拋光液，進行約180秒的化學機械拋光步驟，可使得原本厚度為2700的低介電常數層，厚度減少至2200，這樣可將其表面的緻密層去除。
另外，由於上述步驟52的進行等離子體處理並非本發明的重點，因此其所使用的工藝參數，例如反應氣體種類、反應氣體流量、等離子體功率、壓力、溫度與工藝時間等，都可根據需要而加以改變，本發明不在此限制。
利用本發明低介電常數層的製造方法，不僅具有利用等離子體處理提高低介電常數層的機械強度的優點，也同時改善了因緻密層而提高介電常數值的缺點。這樣，由於提高製造低介電常數材料的技術，使得介電常數值降低，從而具有改善金屬連線的電阻電容延遲時間與提升集成電路組件速度的效果。
如熟悉此領域技術的人員所了解的，以上所述僅為本發明的較佳實施例而已，並非用以限定本發明的權利要求；凡其它未脫離本發明所揭示的構思下所完成的等效改變或修飾，均應包含在權利要求內。
權利要求
1.一種低介電常數層的製造方法，至少包括形成一低介電常數層於一基材上；對該低介電常數層進行一等離子體處理；以及進行一去除步驟，藉以去除部分該低介電常數層。
2.根據權利要求1所述的低介電常數層的製造方法，其中形成該低介電常數層的步驟為利用一化學氣相沉積法。
3.根據權利要求1所述的低介電常數層的製造方法，其中形成該低介電常數層的步驟為利用一等離子體增強化學氣相沉積法。
4.根據權利要求1所述的低介電常數層的製造方法，其中上述的等離子體處理步驟為使用一反應氣體，並且該反應氣體的成分選自於由氫氣、氮氣及其混合物所組成的一族群。
5.根據權利要求1所述的低介電常數層的製造方法，其中上述的去除步驟為利用一化學機械拋光法。
6.根據權利要求1所述的低介電常數層的製造方法，其中上述的去除步驟為利用一濺射法。
7.根據權利要求6所述的低介電常數層的製造方法，其中上述的去除步驟為利用一氬氣濺射法。
8.根據權利要求1所述的低介電常數層的製造方法，其中上述的去除步驟為利用一氟化氫氣體工藝。
9.根據權利要求1所述的低介電常數層的製造方法，其中上述的去除步驟為利用一溼式蝕刻法。
10.根據權利要求1所述的低介電常數層的製造方法，其中上述的去除步驟為利用一乾式蝕刻法。
全文摘要
一種低介電常數層的製造方法，利用等離子體處理已形成的低介電常數層，之後再進行一道去除步驟。其中，此去除步驟藉以去除低介電常數層表面形成的緻密層。去除步驟可利用例如化學機械拋光法、氬氣濺射法、氟化氫氣體工藝、溼式蝕刻法或乾式蝕刻法等。
文檔編號H01L21/768GK1501453SQ0310272
公開日2004年6月2日 申請日期2003年1月16日 優先權日2002年11月15日
發明者黎麗萍, 呂新賢, 章勳明 申請人:臺灣積體電路製造股份有限公司