用於面積和功耗減少的dfe的電路和方法
2024-03-03 12:16:15
專利名稱：用於面積和功耗減少的dfe的電路和方法
技術領域：
本發明主要涉及用於高速數據的均衡技術，並且更具體而言涉及用於功率效率提高的高速數據通信的決策反饋均衡器電路和方法的實施。
背景技術：
由於數字計算引擎的處理能力隨著技術發展而增長，並且開發出日益互連的網絡以利用這一能力，所以在比如伺服器和數據通信路由器這樣的系統中需要更高帶寬的數據傳輸。將串行鏈路數據速率提升到每秒數吉比特因有限的信道帶寬而變得有挑戰性。電信道(例如傳輸線)的帶寬可能由於若干物理效應(包括趨膚效應、介電損耗和由於阻抗不連續所致的反射)而減少。在時域中，有限信道帶寬造成傳輸的脈衝在多於一個單位間隔 (UI)內變寬，並且接收的信號受符號間幹擾(ISI)所困擾。一種用於補償由於有限信道帶寬所致的信號失真的有效方法是向輸入/輸出(I/ 0)電路系統添加均衡功能。在接收器中使用稱為決策-反饋均衡器(DFE)的非線性均衡器特別好地適合於均衡高損耗信道。不同於線性均衡器，DFE能夠平坦化信道響應(並且減少信號失真)而不放大噪聲或者串擾，這在信道損耗超過20dB至30dB時是一個關鍵的優
點ο參照圖1，圖示了常規多抽頭DFE 10。在由鎖存器14的序列形成的移位寄存器延遲線中捕獲決策-制定限幅器(或者鎖存器)12的二進位輸出。將移位寄存器(14)中存儲的先前決策的比特與加權抽頭係數(HI、H2、…、Hn) 一起反饋，並且藉助求和放大器 (或者求和器)16將這些比特與接收的輸入信號相加。如果恰當調節抽頭權值(H1、H2等) 的量值和極性以與信道特性匹配，則將消除來自數據流中的先前比特的ISI (稱為「後遊標 ISI」)，並且限幅器12可以低比特錯誤率(BER)地檢測這些比特。可以人工地或者通過適當的自適應算法自動地進行抽頭權值的調節。一般而言，可以用於消除ISI的抽頭數目越大，均衡就變得越有效。實際DFE實施經常運用多達10個反饋抽頭以便實現對數據速率為每秒多個吉比特的困難的電信道進行均衡。遺憾的是，在多抽頭DFE中使用的大量鎖存器和反饋電路消耗大量功率和晶片面積。 在一些應用中(比如具有數以千計I/O的高端處理器晶片)，常規多抽頭DFE的功率和面積成本令人望而卻步，因為I/O電路系統將消耗多數系統功率和面積預算。I/O電路系統的面積和功率要求將隨著引入稠密、細微節距的如下矽封裝技術而變得甚至更苛刻，這些技術有望能夠支持用於本地晶片到晶片互連的數以萬計的高數據速率I/O。這樣的稠密封裝技術的一個示例是矽載體，在圖2中概述了其基本概念。參照圖2，兩個晶片20和22裝配到矽載體24，並且由表面布線沈連接於一起。用標準CMOS生產線後端(BEOL)工藝來製作的這一表面布線沈的節距僅為幾個微米，並且允許在晶片20與22之間形成矽載體連結的稠密陣列。矽通孔28用來在晶片20和22與常規一級封裝之間豎直連接功率和信號。用來形成矽載體連結的表面接線沈由於它們的細微尺度而表現每單位長度的明顯電阻。
發明內容
一種1/n速率決策反饋均衡器(DFE)，其包括多個支路。各支路包括求和器電路， 配置成將反饋信號與接收的輸入相加；以及鎖存器，配置成根據時鐘信號接收求和器電路的輸出。反饋電路包括復用器，配置成接收各支路的輸出作為輸入，復用器具有鍾控的選擇輸入並且配置成復用各支路的輸出以組成全速率比特序列；以及濾波器，配置成提供從將向各支路的求和器電路提供的接收輸入消除符號間幹擾(ISI)。一種用於決策反饋均衡的方法，該方法包括提供具有多個支路的1/n速率決策反饋均衡電路；使用求和器電路將來自一個或者多個支路的反饋信號與接收的輸入求和； 根據時鐘信號用鎖存器接收求和器電路的輸出；向復用器反饋鎖存器的輸出，復用器接收各支路的輸出作為輸入，復用器被配置成復用各支路的輸出以組成全速率比特序列；並且使用具有頻域傳遞函數的連續時間無限衝激響應(IIR)濾波器來從接收的輸入消除符號間幹擾(ISI)。一種組合式限幅器和求和器電路，該電路包括差分輸出線，連接到待求和的多個差分電流。可重置電流比較器負載直接耦合到差分輸出線，電流比較器負載被配置成從差分輸出線直接接收經求和的差分電流，從而基於經求和的差分電流的符號，在差分輸出線之間產生正的或者負的差分電壓以鎖存二進位的零或者一。一種雙再生鎖存器包括兩個級聯的差分再生鎖存器級以實現提高的速度和靈敏度。該級包括第一級，具有第一類型的第一輸入電晶體、第二類型的交叉耦合負載電晶體和重置電晶體；以及第二級，具有第二類型的第二輸入電晶體和第一類型的交叉耦合負載電晶體，從而當第一級處於不傳導狀態時，重置電晶體將第一級的輸出預充電至電源電壓， 第二級的第二輸入電晶體關斷以將輸出保持在指示先前存儲的比特的電平。當第一級被激活時，第一級的第二類型的交叉耦合負載電晶體開始再生輸入信號，並且同時第一級的輸出共模下降以接通第二級的第二輸入電晶體。第二級包括第一類型的交叉耦合負載電晶體，並且在第一級的輸出實現閾值信號電平之後切換以提供附加再生增益。這些和其它特徵及優點將從將結合附圖閱讀的對其示例實施例的下文具體描述中變得清楚。
本公開內容將參照以下附圖在優選實施例的下文描述中提供細節圖1是示出了常規多抽頭DFE的框圖，其中調節抽頭權值以與信道響應的後遊標匹配；圖2是具有通過載體連結來連接的兩個晶片的矽載體的透視圖；圖3A和圖;3B示出了 20mm長矽載體信道的特性，其中圖3A示出了隨頻率的S21 響應而圖3B示出了隨時間的衝激響應；圖4是示出了 DFE的框圖，該DFE在反饋路徑中具有模擬連續時間UR濾波器；圖5是示出了 DFE的框圖，該DFE在反饋路徑中具有常規分立抽頭和UR濾波器；圖6是示出了代表一個示例實施例的具有UR濾波器的DFE的半速率架構的框圖7是用於圖6中所示半速率DFE架構的時序圖；圖8是示出了示例電路實施的示意圖，其中2 IMUX和HR濾波器組合於單級中；圖9是示出了根據現有技術的DFE求和放大器和限幅器的示例電流模式邏輯 (CML)電路實施的示意圖；圖10是示出了根據一個實施例的組合到單級中的DFE電流求和器和決策-制定限幅器的示意圖；圖11是示出了具有UR濾波器的DFE的半速率架構的框圖，該DFE代表一個運用圖10的組合式求和器/限幅器電路的替代實施例；圖12是示出了根據一個實施例的雙再生鎖存器的示意圖；以及圖13示出了 30」、40」和50」PCB信道的頻率響應以及根據本發明原理的具有UR 濾波器的半速率DFE均衡的經測量的BER浴盆形曲線。
具體實施例方式本發明原理提供如下決策反饋均衡器(DFE)電路和方法，其運用濾波器以取代在從信道去除ISI時運用的一個或者多個反饋迴路。在一個實施例中，1/n速率DFE (例如半速率、四分之一速率等)(即η > 1)包括無限衝激響應(IIR)濾波器，該濾波器將反饋信號濾波到求和放大器。此外，提供組合式求和器/限幅器電路，該電路還有助於減少面積和能量消耗。還提供雙再生鎖存器。本發明的實施例可以採用全硬體實施例、全軟體實施例或者包括硬體和軟體單元兩者的實施例的形式。在一個優選實施例中，用軟體(包括但不限於固件、常駐軟體、微代碼等)實施本發明。另外，本發明可以採用可從計算機可用或者計算機可讀介質獲取的電腦程式產品的形式，該介質提供用於由計算機或者任何指令執行系統使用或者與計算機或者任何指令執行系統結合使用的程序代碼。出於本說明書的目的，計算機可用或者計算機可讀介質可以是如下的任何裝置，該裝置可以包括、存儲、傳達、傳播或者傳送用於由指令執行系統、 裝置或者設備使用或者與指令執行系統、裝置或者設備結合使用的程序。介質可以是電、 磁、光、電磁、紅外線或者半導體系統(或者裝置或者設備)。計算機可讀介質的例子包括半導體或者固態存儲器、磁帶、可拆卸計算機盤、隨機存取存儲器(RAM)、只讀存儲器(ROM)、 硬磁碟和光碟。現有的光碟的示例包括壓縮盤-只讀存儲器(⑶-ROM)，壓縮盤-讀/寫 (CD-R/W)禾口 DVD。適合於存儲和/或執行程序代碼的數據處理系統可以包括通過系統總線直接或者間接連接到存儲器單元的至少一個處理器。存儲器單元可以包括在實際執行程序代碼期間運用的本地存儲器、大容量儲存器和高速緩存存儲器，該高速緩存存儲器提供至少一些程序代碼的暫時存儲以減少在執行期間從大容量儲存器取回代碼的次數。輸入/輸出或者 I/O設備(包括但不限於鍵盤、顯示器、指示設備等)可以直接或者通過居間的I/O控制器耦合到系統。網絡適配器也可以耦合到系統以使數據處理系統能夠變成通過居間的專用或者公共網絡耦合到其它數據處理系統或者遠程印表機或者存儲設備。數據機、線纜數據機和乙太網卡僅為當前可用網絡適配器類型的少數示例。如這裡描述的電路可以是用於集成電路晶片的設計的部分。晶片設計可以用圖形計算機程式語言來創建並且存儲於計算機存儲介質(比如盤、帶、物理硬驅動或者虛擬硬驅動(比如儲存訪問網絡中))中。如果設計者未製作晶片或者用來製作晶片的光刻掩模， 則設計者通過物理手段(例如通過提供存儲所得設計的儲存介質的副本)或者電子方式 (例如通過網際網路)直接或者間接向這樣的實體提供該設計。然後將存儲的設計轉換成用於製作如下光刻掩模的適當格式(例如圖形數據系統II (GDSII))，這些光刻掩模通常包括所討論的將在晶片上形成的晶片設計的多個副本。光刻掩模用來限定晶片(和/或其上的層)的將蝕刻或者將以別的方式加工的區域。製作者可以用原晶片形式(也就是作為具有多個未封裝晶片的單個晶片)、作為裸片或者以封裝形式分發所得集成電路晶片。在後一種情況下，晶片裝配於單個晶片封裝 (比如具有如下引線的塑料載體，這些引線粘附到母板或者其它更高一級的載體)中或者多晶片封裝(比如具有表面互連或者掩埋式互連中的任一種或者兩種的陶瓷載體)中。在任何情況下，該晶片然後與其它晶片、分立電路元件和/或其它信號處理器件集成以作為 (a)中間產品如母板的部分或者(b)最終產品的部分。最終產品可以是包括集成電路晶片的任何產品(範圍從玩具和其它低端應用到具有顯示器、鍵盤或者其它輸入設備和中央處理器的高級計算機產品)。現在參照其中相似標號代表相同或者相似單元的附圖並且首先參照圖3A和圖 :3B，針對圖2的載體連結沈分別示出了 20mm長的連結在頻域中的信道響應(即S21參數) 和在時域中的信道響應。由於有串聯電阻，所以有明顯的( 6dB)DC衰減並且在5GHz的損耗為17dB。在時域中，在每秒10吉比特對單個「1」比特的響應示出了在若干比特時段內延伸的後遊標ISI。為了補償這樣的信道，Dra將需要多個抽頭，但是功率和面積的附帶成本將在這樣的高密度I/O環境中不切實際。對時域信道響應的仔細研究提出了一種用於均衡這樣的高阻信道的新穎解決方案。在主遊標之後多於2個單位間隔(UI)的所有時間通過衰減指數對信道的衝激響應適當建模。由於一階RC低通濾波器的衝激響應具有衰減指數的形狀，所以濾波器可以在DFE 反饋路徑中用來生成為了消除在接收的數據輸入中的後遊標ISI而需要的信號。例如，具有一階RC低通反饋濾波器的DFE將IOmm片上互連的數據速率擴展至每秒2吉比特。由於將在常規DFE實施中需要的大量多個抽頭替換為簡單RF濾波器，所以獲得大量功率和面積節省。參照圖4，在DFE電路100的DFE反饋路徑108中提供具有頻域傳遞函數G (s)的連續時間無限衝激響應(IIR)濾波器104。求和放大器106將來自路徑108的反饋與數據輸入求和。當無法用一階RC低通濾波器接近地逼近信道響應時，更高階濾波器可以提供更好的ISI消除。參照圖5，對於多個信道，如果常規分立抽頭(例如HI、H2)和UR濾波器204放置於DFE 200的反饋路徑208中，則可以實現甚至更好的ISI消除。可以(獨立於IIR濾波器204)調節第一對分立抽頭(例如Hl和H2…Hn)以補償信道衝激響應的快變區中的緊接於主遊標之後的後遊標，因為這些早期後遊標經常不沿後期後遊標所遵循的呈指數衰減曲線下降。事實上，圖3B中所示20mm矽載體信道的衝激響應示例地說明了這一點，因為第一後遊標(標為Hl)並未沿著標為Η2Θ τ精確地下降，其中τ為衰減指數的時間常數。因此，這樣的矽載體連結的精確均衡可以運用如下DFE 200，該DFE具有分立的第一抽頭(Hl)，可以獨立於負責補償信道響應中的其餘後遊標的UR濾波器204來調節該分立的第一抽頭(Hl)。儘管具有IIR濾波器204的DFE 200是用於均衡多個信道的面積和功率高效結構，(該多個信道包括圖2的作為示例的矽載體連結)，但是全速率DFE架構可能並未很好地適合於將這一概念擴展至更高數據速率。在接近技術限制(比如在如今CMOS技術中為每秒10吉比特)的數據速率，發現半速率DFE架構比全速率結構更為功率高效。由於沒有可用於驅動UR濾波器輸入的全速率再生信號，所以實施具有UR濾波器的半速率DFE頗具挑戰性。參照圖6，根據一個示例實施例示出了半速率DFE 300。半速率DFE 300將輸入數據自然地解復用成兩個並行數據流302 (具體為偶數數據比特De和奇數數據比特隊)。向 UR濾波器304中饋送半速率數據流之一未給出所需響應，因為ISI的正確消除要求UR濾波器304的衝激響應與完整比特序列而不是僅偶數數據比特或者奇數數據比特進行卷積。 如提到的那樣，獲得適合於驅動UR濾波器304輸入的信號在使半速率實施切實可行中是一項挑戰。半速率架構300提供用於獲得這樣的信號的功率和面積高效手段。半速率時鐘CLK驅動的成對決策-制定限幅器(或鎖存器)306用來對數據輸入
進行採樣。按照CLK的相反相位(例如CLK和@ )驅動限幅器306，因而上限幅器306
產生偶數數據比特De而下限幅器306產生奇數數據比特D。。在限幅器306前面的求和器 312用來將DFE反饋信號與接收的數據輸入相加。第一 DFE反饋抽頭(Hl)為常規分立型並且可以被獨立調節以與信道衝激響應的第一後遊標匹配。在半速率架構中，由DFE的相反的一半決策先前數據比特，因而從奇數數據比特反饋用於偶數數據路徑的Hl抽頭(表示為 HIe)，並且反之亦然。由於信道衝激響應中的其餘後遊標所致的ISI由UR濾波器304的輸出Viik補償。ISI的正確消除需要UR濾波器304的衝激響應與數據輸入的完整比特序列進行卷積。為了實現這一點，具有由CLK驅動的選擇器的2 1復用器(MUX) 310用來交織偶數數據比特和奇數數據比特(De和Dq)以形成適合於驅動UR濾波器304輸入的全速率數據 (Dfe)。在圖7的時序圖中，CLK相位由時鐘和數據恢復(CDR)電路或者某一其它機制調節，從而在眼(eye)中心對輸入數據比特進行採樣。選擇對MUX的選擇器進行驅動的CLK 信號的相位，從而如圖7中所示Dfk相對於De和^比特的第一次到達而言被延遲一個UI。 由於這一個UI的延遲，IIR濾波器輸出(Viik)補償的最早後遊標是第二後遊標(對應於常規多抽頭DFE中的H2抽頭)。圖6的實施例代表一種向半速率DFE結構添加UR濾波器304的面積和功率高效方式，因為僅有的電路開銷(當然還有UR濾波器304本身)是用來形成全速率數據的 2 IMUX 310。如果2 IMUX 310和UR濾波器304的功能組合於單個電路中，則甚至這一少量開銷也可以減少至可忽略不計的水平。參照圖8，示意圖示出了一種作為示例的電路實施，其中2 IMUX 410和UR濾波器404可以組合於單個電流模式邏輯(CML)級400中。電路400為全差分的，從而它的差分輸出幅度與兩個尾電流源406和408之差Id成比例。設置共模電流(Iqi)和電阻器Rcm， 從而獲得來自UR濾波器404的所需共模輸出電平。儘管Id可以用來縮放差分輸出信號的量值，還可以通過調諧電阻Rd和電容Cd(例如用開關式電阻器和開關式電容器)來調節 HR濾波器404的RC時間常數。應當注意，在這一合併式MUX/nR濾波器電路400中，代表全速率數據的僅有信號是向RC負載中遞送的淨電流。可以用常規電路技術實施在圖6的架構中的求和放大器312和決策-制定限幅器 306。作為例子，圖9圖示了這些單元可以如何實施為CML電路。參照圖9，通過將多個差分對的電晶體的漏極(或者如果用雙極技術來實施則為集電極)連接在一起(「虛線」)來在電流域中實現信號求和。用電阻器452阻性衰退接收數據輸入(Din)和IIR濾波器輸出 (Viie)的差分對以求電壓向電流的更線性轉換。在用作電流開關454的其它差分對中未運用阻性衰退。數據輸入(Din*『)具有連接到阻抗終端電壓VteemW電阻器Rin。調節由 DFE反饋信號Hl切換的差分對的尾電流，以設置為了補償ISI的第一後遊標而需要的抽頭權值。Vre切換的差分對提供用於補償由於器件失配所致的靜態偏移的DC電流。求和電流由負載電阻器Ru轉換成電壓。求和器456的輸出電壓(Vs和汙)由這裡實現為標準CML 鎖存器的決策-制定限幅器458採樣。如圖9中所示級聯DFE求和放大器456和決策-制定限幅器458為常規做法，但是具有如果未耗散大量功率則向DFE的關鍵路徑460添加明顯延遲的弊端。為了實現可靠操作，需要在制定下一數據決策之前在限幅器輸入精確地建立DFE的反饋信號。如圖9中的虛線所示，DFE的關鍵路徑460為Hl反饋迴路，該迴路的延遲必須少於1UI。在求和放大器456的輸出的RC時間常數可以通過使反饋信號的調穩時間降級來向這一關鍵路徑460 添加明顯延遲。為了減少RC時間常數從而可以滿足關鍵時序要求，負載電阻Ru必須經常減少至低值。為了滿足放大器增益和電壓擺幅要求，Ru的減少必然伴隨有操作電流的相稱增加從而造成更高功率耗散。數據限幅器458的輸入級包括阻性負載Rm參照圖10，示意圖示出了根據一個實施例的組合式限幅器和求和器電路500。一種滿足關鍵時序要求的功率更高效方式在於通過向充當限幅器502的可重置電流比較器 PMOS負載中直接注入求和器輸出電流來消除RC延遲。當CLK為高(而它的補為低)時， PMOS重置電晶體506將輸出節點上拉至正電源。當CLK變低(而它的補變高)時，求和器輸出電流開始將這些節點上的寄生電容器放電至更低電壓。基於求和的差分電流的符號， 開始產生正或者負差分電壓。當輸出共模下降足夠低時，限幅器502中的交叉耦合PMOS電晶體507接通並且提供再生增益，由此鎖存二進位零或者一(基於差分電壓極性)。消除在求和與鎖存功能之間的RC延遲使得更易於滿足DFE關鍵路徑的時序約束，並且因此允許以更低功耗實現所需數據速率。將這些功能組合到單個電路級中也節省晶片面積。圖10中所示一些示意細節提高DFE性能。例如接收Din輸入信號並且由CLK切換的通行門採樣和保持508用來在如下評估階段期間保持向線性跨導的輸入恆定，該評估階段可以在少量輸入過驅動電平時相對長。輸入信號的這一保持減少接收器的依賴於頻率的損耗。與在圖9的CML求和放大器中一樣，阻性衰退用來改進用來將Din和Viik轉換成電流的線性。參照圖11，根據另一實施例具有UR濾波器604的DFE 600的半速率架構運用組合式求和器/限幅器電路500。由於組合式求和器/限幅器電路500在重置期間並不維持有效數據輸出比特，所以從屬鎖存器602放置於求和器/限幅器電路500的輸出以在CLK 的兩個相位期間保持De和^有效。儘管各從屬鎖存器602在它的對應求和器/限幅器電路500重置之時處於不傳導(或者關閉)狀態，但是它在它的對應求和器/限幅器電路500 評估時切換為傳導(或者接通)狀態。因此，從屬鎖存器602僅向De和Dq數據輸出添加少
量傳播延遲。應當理解，圖10中所示實施例的方面適用於多抽頭DFE以及具有IIR濾波器的 DFE0換而言之，組合求和器與限幅器具有與在DFE中使用UR濾波器獨立的實用性。例如， 如果接收IIR濾波器604輸出(Viik)的差分對替換為由DFE反饋信號H2所控制的差分電流開關(並且類似操作適用於針對Hl所示的部件)，則將獲得適合於在常規兩抽頭DFE中使用的組合式求和器/限幅器電路(500)。如果需要具有多於兩個抽頭的DFE，則可以通過向電流求和器504添加更多差分對來修改組合式求和器/限幅器500。組合式求和器/限幅器電路500的應用可以用來實現功率和面積有益地減少的常規多抽頭DFE，因為消除在求和與鎖存功能之間的RC延遲使得更易於滿足任何DFE的關鍵時序約束。許多標準鎖存器設計可以用來實施圖11中所示的從屬鎖存器602(包括CML型和靜態CMOS型)。然而這些標準類型的鎖存器可能在這一應用中具有弊端。例如，CML鎖存器通常被認為是最快速可用類型，但是它們的高靜態功率耗散與功率高效DFE的設計目標 (該目標是在考慮具有UR濾波器的DFE背後的一個動機)並不一致。靜態CMOS鎖存器更為功率高效，但是它們的更低速度可能增加關鍵路徑延遲，從而DFE的最大操作頻率降級。參照圖12，示意圖示出了具有兩個級聯的差分再生級702和704的鎖存結構700， 該鎖存結構實現比靜態CMOS鎖存器更高的速度和靈敏度。在圖12中所示的示例實施例中，第一級輸入電晶體為NMOS器件706，而第二級輸入電晶體為PMOS器件708，但是這些器件類型可以相反而不改基本操作原理。CLK在鎖存器700處於不傳導狀態時保持為高(而它的補保持為低)，因而PMOS開關710將第一級702的輸出預充電至正電源。由於第一級 702的輸出處於電源，所以第二級704的PMOS輸入器件708關斷，因而這一級將它的輸出僅保持於指示先前存儲比特(比如先前比特決策)的電平。當CLK變低(而它的補變高) 時，第一級702接通並且由於負載中的PMOS電晶體711的交叉耦合而開始再生輸入信號。 同時，第一級的輸出共模下降，這然後接通第二級704的輸入電晶體708。當第一級702的輸出再生至充分高電平時切換級704的邏輯狀態。由於這一級704(不接收時鐘信號)在它的負載中具有交叉耦合NMOS電晶體712，所以它的輸出隨著附加再生而放大。一旦結束再生並且完成切換，經過電晶體的導通停止，因而這一鎖存器僅耗散動態功率而不耗散靜態功率。出於這一原因，該鎖存器比CML鎖存器在功率上高效得多。在一個實施例中，鎖存器700在從部件如求和器/限幅器(圖11的500)接收弱再生信號時特別有用。在一個特別有用的實施例中，鎖存器700的第一級702與先前部件 (例如求和器/限幅器500)同時再生，從而弱再生輸入信號由第一級702進一步放大。通過對與求和器/限幅器500組合的鎖存器700進行仿真來確認這一益處。在仿真中，向求和器/限幅器500的輸入信號很小，從而它的輸出僅弱再生。向鎖存器700的弱再生輸入信號通過第一級702的再生來放大，但是截至CLK變高(而它的補變低)的時間未完全再生至軌到軌信號電平。由於額外再生，第二級704的輸出被進一步放大而迫近軌到軌信號電平。第二級的這些軌到軌輸出信號在電源電壓一半以上在共模相互交叉，這使它們適合於直接驅動NMOS差分電流開關(比如實現圖9和圖10中的Hl抽頭的NMOS差分電流開關)以及任何CML或者CMOS邏輯電路。應當理解圖12中所示雙再生鎖存器適用於除了 DFE之外和除了具有UR濾波器的DFE之外的系統。如圖1中所示，常規多抽頭DFE包括大量鎖存器，並且這些鎖存器的延遲是DFE內的每個關鍵時序路徑的部分。雙再生鎖存器700由於它的與其它功率高效鎖存器(比如靜態CMOS鎖存器)相比的優良速度和靈敏度而可以併入於常規DFE架構或者其它電路中以增強操作頻率而不增加功率耗散。另外，再生鎖存器700可以是許多數字和混合信號系統的基本構建塊。由於鎖存器的速度和靈敏度經常對整個系統的性能具有大的影響，所以這些系統中的許多系統將受益於雙再生鎖存器700的優良功能特性。為了展示具有UR濾波器的半速率DFE的功能並且評估它的性能，用65nm體COMS 技術設計和製作測試晶片。由於運用了圖10的組合式求和器/限幅器500，所以為該設計而選擇的具體DFE架構是圖11中所示DFE架構。如圖8中所示2 IMUX和UR濾波器組合於單級400中，並且從屬鎖存器實施為圖12的雙再生鎖存器700。通過高質量印刷電路板(PCB)上的30」、40」和50」走線傳輸數據來測試具有IIR濾波器的DFE的均衡能力，這些走線具有與矽載體連結中預計的平滑頻率滾降(rolloff)特性類似的平滑頻率滾降特性。在圖13中示出了用於這些信道的頻率響應(S21數據)。在圖的右半部分中的浴盆形曲線描繪了在DFE按每秒10吉比特均衡PRBS7數據時隨著時鐘採樣位置的測量的BER。對於50」走線，具有IIR濾波器的DFE在僅消耗6. Smff功率之時在BER = 10_9的情況下產生 45%水平眼開口(eye opening)而在眼中心無錯誤操作。為了比較，使用與具有UR濾波器的DFE相同的基本部件和功耗水平來實施常規兩抽頭DFE。表1針對PRBS7和PRBS31數據模式按每秒10吉比特的數據速率比較具有IIR濾波器的DFE的測量水平眼開口與常規兩抽頭DFE的測量水平眼開口。在所有測試信道之上，具有IIR濾波器的DFE表現優於兩抽頭DFE從而凸顯本發明原理的有效性。
信道水平眼開口(BER<lxlO_9)具有IIR濾波器的DFE兩抽頭DFE
權利要求
1.一種1/n速率決策反饋均衡器(DFE)，包括 多個支路，各支路包括求和器電路，配置成將反饋信號與接收的輸入相加； 鎖存器，配置成根據時鐘信號接收所述求和器電路的輸出；以及反饋電路，包括復用器，配置成接收各支路的輸出作為輸入，所述復用器具有鍾控的選擇輸入並且配置成復用各支路的所述輸出以組成全速率比特序列；以及濾波器，包括具有頻域傳遞函數的連續時間無限衝激響應(IIR)濾波器，用於從將向各支路的所述求和器電路提供的所述接收的輸入消除符號間幹擾(ISI)。
2.如權利要求1所述的DFE，還包括耦合到所述鎖存器的至少一個附加鎖存器，各附加鎖存器具有用於向所述求和器電路提供反饋抽頭以將所述反饋抽頭與所述接收的輸入相加的反饋迴路。
3.如任一前述權利要求所述的DFE，其中所述鎖存器包括與所述求和器電路組合於單級中的限幅器。
4.如權利要求3所述的DFE，其中各支路包括具有所述限幅器和所述求和器電路的所述單級並且還包括放置於所述單級的輸出以在時鐘循環的相位期間保持數據有效的從屬鎖存器。
5.如權利要求4所述的DFE，其中所述從屬鎖存器包括雙再生鎖存器。
6.如任一前述權利要求所述的DFE，其中所述復用器和所述濾波器組合於單級中。
7.一種用於決策反饋均衡的方法，包括 提供具有多個支路的1/n速率決策反饋均衡電路；使用求和器電路將來自一個或者多個支路的反饋信號與接收的輸入求和； 根據時鐘信號用鎖存器接收所述求和器電路的輸出；向復用器反饋所述鎖存器的輸出，所述復用器接收各支路的所述輸出作為輸入，所述復用器被配置成復用各支路的所述輸出以組成全速率比特序列；並且使用具有頻域傳遞函數的連續時間無限衝激響應(IIR)濾波器來從所述接收的輸入消除符號間幹擾(ISI)。
8.如權利要求7所述的方法，還包括向所述求和器電路提供反饋抽頭以將所述反饋抽頭與來自至少一個附加鎖存器的所述接收的輸入相加。
9.如權利要求7或者8所述的方法，其中所述鎖存器和所述求和器電路組合於單級中， 並且所述方法還包括使用雙再生鎖存器來再生所述單級的輸出。
10.一種組合式限幅器和求和器電路，包括差分輸出線，連接到待求和的多個差分電流；以及可重置電流比較器負載，直接耦合到所述差分輸出線，所述電流比較器負載被配置成從所述差分輸出線直接接收求和的差分電流，從而基於所述求和的差分電流的符號，在所述差分輸出線之間產生正或者負差分電壓以鎖存二進位的零或者一。
11.如權利要求10所述的組合式限幅器和求和器電路，其中所述差分電流包括線性跨導產生的輸入信號以及在決策反饋均衡器(DFE)中作為反饋而提供的抽頭信號和濾波信號中的至少一個信號。
12.如權利要求11所述的組合式限幅器和求和器電路，還包括通行門採樣和保持電路，耦合到所述線性跨導以如按時鐘切換地接收所述輸入信號以在評估階段期間保持向所述線性跨導的所述輸入信號恆定。
13.一種雙再生鎖存器，包括兩個級聯的差分再生鎖存器級(702，704)，用於實現提高的速度和靈敏度；所述級包括第一級(702)，具有第一類型的第一輸入電晶體(706)、第二類型的交叉耦合負載電晶體(711)和重置電晶體；以及第二級(704)，具有所述第二類型的第二輸入電晶體(708)和所述第一類型的交叉耦合負載電晶體(712)，從而當所述第一級處於不傳導狀態時，所述重置電晶體將所述第一級的輸出預充電至電源電壓，所述第二級的所述第二輸入電晶體關斷以將輸出保持在指示先前存儲的比特的電平，當所述第一級被激活時，所述第一級的所述第二類型的所述交叉耦合負載電晶體開始再生輸入信號，並且同時所述第一級的輸出共模下降以接通所述第二級的所述第二輸入電晶體，所述第二級包括所述第一類型的所述交叉耦合負載電晶體並且在所述第一級的所述輸出實現閾值信號電平之後切換以提供附加再生增益。
14.如權利要求13所述的雙再生鎖存器，其中所述雙再生鎖存器從限幅器接收輸出， 並且所述第一級在所述鎖存器仍然再生之時進入再生，從而所述第一級和所述限幅器同時再生。
15.如權利要求13或者14所述的雙再生鎖存器，其中所述鎖存器運用於決策反饋均衡器(DFE)中。
全文摘要
一種1/n速率決策反饋均衡器(DFE)和方法包括多個支路。各支路包括配置成將反饋信號與接收的輸入相加的求和器電路以及配置成根據時鐘信號接收求和器電路的輸出的鎖存器。反饋電路包括復用器，配置成接收各支路的輸出作為輸入，復用器具有鍾控的選擇輸入並且配置成復用各支路的輸出以組成全速率比特序列；以及濾波器，配置成提供從將向各支路的求和器電路提供的接收輸入消除符號間幹擾(ISI)。
文檔編號H04L25/03GK102301665SQ201080005769
公開日2011年12月28日 申請日期2010年1月12日 優先權日2009年2月6日
發明者J·F·布爾扎徹利, 金秉燮 申請人:國際商業機器公司