動態輸入的建立/保持時間改良機制的製作方法
2024-03-06 11:06:15
專利名稱：動態輸入的建立/保持時間改良機制的製作方法
技術領域：
本發明是有關於一種數字電路，尤指一種具有動態調整建立/保持時間功能的數據取樣電路。
背景技術：
數據取樣電路(sampling circuit)在數字電路技術中被廣泛的使用。在數據取樣電路中，數據信號的狀態(高電位或低電位)在與時鐘信號一致的周期性時間點被擷取。請參閱圖1，是一典型數據取樣電路10的示意圖。該電路10中，一輸入信號(DATA)14經由兩個信號路徑DATAPATH1及DATAPATH2被傳遞處理。信號路徑DATAPATH1包含有兩個反相緩衝器42及46，可產生一內部信號(DATA1)26。信號路徑DATAPATH2包含有兩個反相緩衝器54及58，可產生一內部信號(DATA2)30。由於反相緩衝器的使用，輸入信號DATA 14隻需驅動各路徑第一個反相緩衝器42、54的電感性負載，即可經由很短的路徑輸入到各緩衝器中。緩存器REG150及REG2 62是基於系統時鐘信號CLK 66用以對DATA1 26及DATA2 30進行周期性取樣。緩存器REG1 50於時鐘信號CLK 66的上升緣(rising edge)對DATA1 26進行取樣，產生一取樣輸出信號DATA_OUT1 34。相反的，緩存器REG2 62於時鐘信號CLK 66的下降緣(falling edge)對DATA2 30進行取樣，產生一取樣輸出信號DATA_OUT2 38。
該取樣電路10的時序表現如圖所示。其中，內部信號DATA1 26與DATA2 30隨輸入信號DATA 14而變化。取樣輸出信號DATA_OUT1 34與DATA_OUT2 38則分別隨內部信號DATA1 26與DATA2 30而變化。但輸出取樣信號DATA_OUT1 34是於系統時鐘信號CLK 66的上升緣變化，而DATA_OUT2 38則於系統時鐘信號CLK 66的下降緣變化。幾處重要的時序點分別標示為70、72、74及78。為了使取樣緩存器REG1 50及REG2 62能正確的對輸入信號DATA 14進行取樣，輸入信號DATA 14必須在時鐘信號CLK 66取樣緣(sampling edge)位置的前後維持一時間區間為固定值。此一取樣區間(sampling window)一般是由信號的建立及保持區間(setup and hold window)所定義。亦即，輸入信號DATA 14必須在時鐘信號CLK 66取樣緣的前一段時間建立，並且需在時鐘信號CLK 66之後保持一段時間，以確保其狀態可被正確取樣。在本例中，該數據在上升緣的建立時間tsr70及該數據於時鐘信號上升緣的保持時間thr74，是為上升緣取樣由輸入信號DATA 14產生輸出取樣信號DATA_OUT1 34的臨介參數(critical parameter)。同樣的，該數據在下降緣的建立時間tsf72及該數據在時鐘信號下降緣的保持時間thf78，是為下降緣取樣由輸入信號DATA 14產生輸出取樣信號DATA_OUT2 38的臨介參數。
在多數的情況中，輸入信號DATA 14並未能與系統時鐘信號CLK 66完美的同步。故而輸入信號DATA 14信號緣變化發生的時序位置將可能非常接近時鐘信號CLK 66的取樣緣(上升或下降)。其中所標示的建立及保持時間70、72、74及78可能會違反標準，進一步造成數據取樣錯誤。另一點需注意的是反相緩衝器42、46、54及58會在輸入信號DATA 14與內部信號DATA1 26及DATA230之間產生固定的延遲。故原本可利用反相緩衝器42、46、54及58的幫助使信號狀態保持較長的時間來滿足取樣緣的建立/保持時間的方式，在輸入信號DATA 14的信號緣於時鐘信號CLK 66的相對位置改變時將會失去作用。因此動態調整數字取樣電路的建立及保持時間的方法即為本發明的主要目的。
數個關於輸入緩衝及數據路徑的先前技術的發明。美國專利US6,411,150中Williams揭露一種具有可動態控制切換臨界值的輸入緩衝器。一緩存器用以儲存輸入緩衝器的可程序狀態。利用開關控制緩衝電路的切換臨界值。該開關係基於緩存器的狀態而為致能或禁能。美國專利US 5,506,534中Guo等人揭露一種可調延遲的延遲電路。利用MOS電晶體做為高電阻值的電阻器使用，令MOS電晶體導通或關閉來調整延遲。美國專利US 6,650,190中Jordon等人揭露一種具有延遲調整組件的環型振蕩器電路。提供一精細升壓信號至各延遲單元，利用MOS負載裝置的閘極電壓來調整延遲。美國專利US 4,618,788中Backes等人揭露一種集成電路裝置的可調延遲電路。
發明內容
本發明的主要目的，在於提供一種高效率數字取樣電路。
本發明的次要目的，在於提供一種增進數字取樣效能的方法。
本發明的又一目的，在於提供一種動態調整反相緩衝器切換臨界值的方法，可用以增進數字取樣電路的建立和保持效能者。
本發明的又一目的，在於提供一種最佳化數位訊號的建立和保持效能的方法。
本發明的又一目的，在於提供一種具有可動態調整建立和保持時間的數字取樣電路。
本發明的又一目的，在於提供一種電路，其建立和保持時間是利用取樣數據的回饋而動態調整反相緩器的切換臨界值達到最佳化者。
為達成上述目的，本發明提供一種取樣數字輸入信號的方法。該方法包含有下列步驟，取樣一經由一第一數字緩衝器處理的數字輸入信號。該取樣動作是於一系統時鐘信號的上升緣進行。一第二數字緩衝器的切換臨界值將被更新。該經過該第二數字緩衝器處理的數字輸入信號傳遞被取樣。該取樣動作是於該系統時鐘信號的下降緣進行。該第一數字緩衝器的切換臨界值將被更新。
本發明尚提供一種數字取樣裝置。該裝置包含有一第一數字緩衝，具有一輸入端、一輸出端及多數個串聯的數字反相器，各數字反相器具有一可調的切換臨界值。一第一取樣緩存器是用以於一系統時鐘信號的上升緣產生該第一數字緩衝器輸出的一第一取樣信號。一第二數字緩衝，具有一輸入端、一輸出端及多數個串聯的數字反相器，各數字反相器具有一可調的切換臨界值。第一及第二數字緩衝器的輸入端輸入相同的信號。一第二取樣緩存器是用以於一系統時鐘信號的下降緣產生該第二數字緩衝的一第二取樣信號。該第一數字緩衝器的切換臨界值是基於該第二取樣信號而調整。該第二數字緩衝器的切換臨界值是基於該第一取樣信號而調整。
圖1是現有技術取樣一數字數據信號的數據路徑；圖2是本發明第一較佳實施例取樣一數字數據信號的數據路徑結構；圖3是本發明第二較佳實施例取樣一數字數據信號的方法；圖4是本發明第三較佳實施例的具有可調切換臨界值的反相緩器；圖5A及圖5B是本發明反相緩衝器的可調切換臨界值功能；圖6是本發明第一較佳實施例取樣一數字數據信號的數據路徑結構；圖7A、圖7B及圖7C是分別為本發明第四、第五及第六較佳實施例顯示各式具有可調切換臨界值的反相緩衝器。
具體實施例方式
本發明的較佳實施例揭露一種增進數字取樣電路效能的方法、一種利用回饋機制動態調整建立/保持時間的取樣電路及一種具有動態可調切換臨界值的反相緩衝器。熟習該項技藝者將可了解本發明可在不偏離其範圍的情況下被應用及延伸。
請參閱圖2，是本發明第一較佳實施例的示意圖。本發明中數個重要的特徵將於下述說明及討論。一數據取樣電路100以示意圖的方式顯示於圖中。該電路100的時序表現亦以時序圖的方式顯示。該數據取樣電路100包含有兩個數據路徑，即DATAPATH1及DATAPATH2用以緩衝數據信號DATA 114。緩存器REG1 150及REG2 162是分別用以於系統時鐘信號CLK 166的上升緣及下降緣取樣數據信號DATA 114。該電路100包含數個本發明獨有的特徵，相對於現有技術可提供重大的改良及優點。首先，數據路徑DATAPATH1中的反相緩衝器142及146與DATAPATH2中的反相緩衝器154及158具有可調的切換臨界值，在圖中以有箭頭穿過的反相器表示。其次，取樣數據值DATA_OUT1 134及DATA_OUT2 138是用以控制反相緩衝器142、146、154及158切換臨界值調整的機制。再者，上升緣取樣的輸出DATA_OUT1 134是回饋到數據路徑DATAPATH2，用以產生下降緣取樣所需的輸入數據DATA2 130，而下降緣取樣的輸出DATA_OUT2 138是回饋到數據路徑DATAPATH1，用以產生上升緣取樣所需的輸入數據DATA1126。
該電路100包含有一第一數字緩衝器142及146，其輸入端連接數據DATA輸入端114，其輸出端可輸出數據DATA1 126。該第一數字緩衝包含有多數個串聯的數字反相器。在此實施例中，使用兩個數字反相器142及146。各數字反相器142及146分別具有一可調切換臨界值。一第一取樣緩存器REG1 150是用以於系統時鐘信號CLK 166的上升緣取樣該第一數字緩衝器的輸出數據DATA1 126，產生一第一取樣數據DATA_OUT1134。一第二數字緩衝器154及158具有輸入DATA 114的輸入端及輸出DATA2 130的輸出端，包含有複數字串聯的數字反相器154及158，各反相器具有可調切換臨界值。第一及第二數字緩衝的輸入端輸入相同的數據信號DATA 114。一第二取樣緩存器REG2 162是用以於系統時鐘信號CLK 166的下降緣取樣該第二數字緩衝器輸出的DATA2 130，產生一第二取樣數據DATA_OUT2 138。該第一數字緩衝器142及146是基於該第二取樣資料DATA_OUT2 138而調整其切換臨界值。該第二數字緩衝器154及158是基於該第一取樣資料DATA_OUT1 134而調整其切換臨界值。該緩存器REG1 150及REG2 162是包含資料正反器(flip-flop)或D型正反器(DFF)為較佳。
在本發明中，反相緩衝器142、146、154及158是於低切換臨界值及高切換臨界值等兩個狀態下作業。反相緩衝器的切換臨界值是定義為可使一反相器的輸出狀態由高電位變成低電位或由低電位變為高電位的直流電壓值。當輸入電壓低於切換臨界值時，該反相器的輸出是由一PMOS電晶體驅動至高電位供應值(VCC)。當輸入電壓高於切換臨界值時，該反相器的輸出是由一NMOS電晶體驅動至低電位供應值(VSS)。當輸入電壓等於切換臨界值時，則該反相器的輸出將位於VCC與VSS之間。
在現有技術中，其反相緩衝器的切換臨界值是為一固定的特徵值，主要是與NMOS及PMOS電晶體的相對大小有關。舉例而言，若兩個電晶體都具有最小的閘極長度(即以最小寬度的多晶矽線通過電晶體的作業區)，則其切換臨界值是由電晶體的相對寬度所建立。由於CMOS技術的不同，NMOS和PMOS電晶體的相對跨導(transconductance)也可能不同。然而，若NMOS及PMOS電晶體是以相反但近似的方式運作，且具有相等的寬度，則該反相器的切換臨界值將被設定為供應電壓的中間值VSWTH＝(VCC-VSS)/2在現有技術中，如圖1所示的反相緩衝器42、46、54及58，其切換臨界值是為一定值。在本發明如圖2所示的實施例中，則反相緩衝器142、146、154及158的切換臨界值並非固定的。且，其切換臨界值是可被動態控制。本發明的電路100是利用改變各反相緩衝器中反相器序列的NMOS及PMOS裝置的有效寬度而動態改變其切換臨界值。該新型式反相緩衝器結構臨界值的可調性是顯示於圖4中，並於本說明書稍後的部分加以說明。
如上所述，該數字取樣電路100回饋其取樣輸出DATA_OUT1 134及DATA_OUT2 138至輸入的數據路徑DATAPATH1及DATAPATH2，分別用以控制反相緩衝器142、146、154及158的切換臨界值。各數據路徑的切換臨界值經由取樣資料的控制所調整狀況是顯示於表1中。
表1數據路徑切換臨界值與取樣數據的關係。
利用表1所建立的規則，本發明提供反相緩衝器切換臨界值的回饋控制，以增加該電路100的建立和保持能力。
本發明的時序表現是顯示於圖2中。輸入數據DATA 114是如圖所示，於一時間區間中在低電位狀態及高電位狀態之間變化。系統時鐘信號CLK 166則為一周期性信號，其與數據信號DATA 166的關係，是同步但具有一偏移量。數據信號DATA1 126及DATA2 130各代表數據信號DATA 114的一種緩衝版本。然而，在本發明中，數據信號DATA1 126及DATA2 130實質上會因該動態的切換臨界值而有所不同。
時序圖部分是該電路100時序表現的範例，並將於以下進行描述。首先，數據信號DATA 114位於低電位狀態，並保持相當的時間。故DATA_OUT1 134及DATA_OUT2 138兩者皆位於0的狀態。根據表1的規則，則數據路徑DATAPATH1的緩衝器將被偏壓至一低切換臨界值。在本實施例中，各數據路徑分別包含有兩個反相緩衝器。舉例而言，要使數據路徑DATAPATH1的切換臨界值為低電位，可令第一個反相緩衝器142的切換臨界值為低電位，而第二個反相緩衝器146的切換臨界值則為高電位。以類似的方式，令第一個反相緩衝器154的切換臨界值為低電位，而第二個反相緩衝器的切換臨界值為高電位時，則數據路徑DATAPATH2可被偏壓至一低切換臨界值。
之後，數據信號DATA 114由低電位轉變為高電位。數據信號DATA1126及DATA2 130亦因此由低電位轉變為高電位。由於VSWTH是為低電位，故數據信號DATA 1126及DATA2 130的改變將會比VSWTH為固定的供應電壓中間值的狀態要快。於圖中，VSWTH為固定值時，其數據信號DATA1 126及DATA2 130的時序表現是以虛線表示，而可動態調整VSWTH值的實際時序表現則以實線表示。由圖標可知，輸入數據DATA 114的第一個轉換點因切換臨界值調整的效應，造成在緩存器REG1 150及REG2162處較快的變換到高電位狀態。此效應的另一個描述方式，即先前的狀態(低電位)相對於系統時鐘信號CLK 166被縮短，或者說新的狀態(高電位)被加長。利用加長或縮短輸入信號前一狀態或新的狀態相對於時鐘信號166的長度，本發明可有效增進電路100的建立和保持能力。此效應對於輸入數據DATA 114後續轉換點的效果將於後續描述。
輸入數據DATA 114在接下來的轉換點由高電位改變為低電位。在此一轉換中，DATA_OUT1 134及DATA_OUT2 138皆為高電位狀態，故各數據路徑的VSWTH皆被偏壓為高電位。則DATA1 126在標示為180的轉換點比其VSWTH為供應電壓的中間值時較快地由高電位變為低電位。輸入數據DATA 114的轉換造成DATA1的轉換點180發生於非常接近時鐘信號CLK 166的下一個上升緣的位置。若無VSWTH的動態調整，則上升緣數據的建立時間tsr將會不足。動態調整其VSWTH，則tsr可符合需求。
在接下來的轉換點，輸入數據DATA 114由低電位轉變為高電位，導致DATA2 130於標示為188的轉換點由低電位轉變至高電位。在轉換點之前，DATA_OUT1為低電位狀態，故數據路徑DATAPATH2的VSWTH為低電位。因此，DATA2 130較快地由低電位轉變到高電位。此例中，輸入數據DATA 114的轉換點發生於非常接近時鐘信號166下降緣的位置。若無VSWTH的動態調整，則下降緣數據的建立時間tsf將會不足。動態調整其VSWTH，則tsf可符合需求。
在標示191處，輸入數據DATA 114於短暫的低電位狀態後轉變為高電位。此時DATA_OUT2於高電位狀態，故其VSWTH為高電位。則DATA1126於標示191處的轉換緣將被延遲。原本在固定臨界值狀態下會太短的上升緣數據保持時間thr190將可達到需求值。在標示193處，輸入數據114於一短暫高電位狀態後轉變為低電位。DATA_OUT1為低電位，故其VSWTH為低電位。則DATA2 130於標示193處的轉換緣將被延遲。原本在固定臨界值狀態下會太短的下降緣數據保持時間thf190將可達到需求值。
請參閱圖3，是本發明的第二較佳實施例。該第二較佳實施例顯示本發明數字取樣的一般性方法。首先，在系統時鐘信號的上升緣取樣一經由一第一數字緩衝器處理的數字輸入，如步驟210。其次，基於該第一數字緩衝器的取樣結果，調整一第二數字緩衝器的切換臨界值，如步驟220。第三，在系統時鐘信號的下降緣取樣經由該第二數字緩衝器處理的相同的數字輸入，如步驟230。第四，基於第二數字緩衝器的取樣結果，調整該第一數字緩衝器的切換臨界值，如步驟240。重複整個流程，使各數字緩衝器的切換臨界值可不斷基於其相對信號路徑的最新取樣結果而進行更新。
請參閱圖4，是本發明的第三較佳實施例。圖中顯示本發明反相緩衝器300的一較佳實施例。另外尚有其它反相緩衝器的較佳實施例顯示於圖7A、圖7B及圖7C中。請再參閱圖4，該反相緩衝器300是包含有一具有一上供應端UT 344及一下供應端LT 348的CMOS反相器313。其中，該CMOS反相器313包含有一N通道電晶體N1 316及一P通道電晶體P1 312，其汲極共連接而形成其輸出端OUT 340，閘極則共連接而形成其輸入端IN 336。P通道電晶體312的源極為反相器的上供應端UT344。N通道電晶體316的源極為反相器的下供應端LT 348。第一及第二P通道電晶體P2 320及P3 324分別可切換連接於該CMOS反相器的上供端UT 344與一上供應電壓VCC 304之間。第一及第二N通道電晶體N2 328及N3 332分別可切換連接於該CMOS反相器的下供端LT 348與一下供應電壓VSS 308之間。第一N通道電晶體N2328與第一P通道電晶體P2320的閘極分別連接至一相同的控制信號CNTL 352。第二N通道電晶體N3 332與第一P通道電晶體P3 324的閘極分別連接至一相同的控制信號CNTLB 356。
其中，第二P通道電晶體P2 320的寬度遠大於第二P通道電晶體P3324。同樣的，第一N通道電晶體N2 328的寬度遠大於第二N通道電晶體N3 332。第一N信道及P信道電晶體N2及P2的寬度是以大於第二N信道及P信道電晶體N3及P3的100倍為較佳。另一較佳的情形為N2及P2約大於N1及P1的10倍寬，而N1及P1約大於N3及P3的10倍寬。這些比例將會因N信道及P信道電晶體的設計及裝置的特徵表現而有所不同。另外，控制信號CNTL 352及CNTLB 356之間的關係為CNTL恆與CNTLB相反。在此條件的下，每個給定的時間點，其狀態為CNTL為高電位(VCC)而CNTLB為低電位(VSS)或CNTL為低電位(VSS)而CNTLB為高電位(VCC)。最後，在本發明中，控制信號CNTL及CNTLB是可因取樣電路中反相緩衝器的配置因素而連接到信號DATA_OUT1、DATA_OUT1B、DATA_OUT2或DATA_OUT2B的中的任一個。此一特徵將於圖6中詳述。
請參閱圖7、圖7B及圖7C，是分別為本發明第四、第五及第六較佳實施例具有可調切換臨界值的反相緩衝器。在圖4所示實施例中，該反相器313是位於P信道裝置P2320及P3324與N信道裝置N2328及N3332之間。然而，圖7所示實施例450中，反相電晶體對P1 452及N1 462是分開設置。可變長度的P通道電晶體P2 454及P3 456是設置於P1 452與N1 462之間。可變長度的N通道電晶體N2 464及N3 466是設於N1 462的下。請參閱圖7B，在第五較佳實施例480中，反相對P1 482及N1 492是由P通道可變長度對P2 484及P3 486與N通道可變長度對N2 494及N3 496所分隔。請參閱圖7C，在第六較佳實施例510中，反相對P1 516及N1 526是由N通道可變長度對N2 522及N3 524所分隔。P通道可變長度對P2 512及P3 514是位於P1 516的上。
請參閱圖5A及圖5B，是本發明反相緩衝器的切換臨界值表現示意圖。請參閱圖5A，圖中顯示控制信號CNTL 352為低電位(VSS)而CNTLB356為高電位(VCC)時的狀況。在此條件下，第一P通道電晶體P2 320為導通(ON)，第二P通道電晶體P3 324為斷路(OFF)，第一N通道電晶體N2 328為斷路(OFF)，而第二N通道電晶體N3 332則為導通(ON)。此時，電流370由VCC 304經P2 320、反相器P1 312及N1 316與N3 332至VSS308。P通道電晶體P1 312及P2 320的有效電晶體寬度為10。N通道電晶體N1 316及N3 332的有效電晶體寬度為1。因此，該反相緩衝器的效能將傾向P信道裝置。在此效應下，其切換臨界值為高電位(HIGH)或大於供應電壓的中間值。
請參閱圖5B，圖中顯示控制信號CNTLB 356為低電位(VSS)及CNTL352為高電位(VCC)時的狀況。在此條件下，第一P通道電晶體P2 320為斷路(OFF)，第二P通道電晶體P3 324為導通(ON)，第一N通道電晶體N2 328為導通(ON)，而第二N通道電晶體N3 332則為斷路(OFF)。此時，電流375由VCC 304經由P3 324、反相器P1 312及N1 316與N2 328至VSS 308。P通道電晶體P1 312及P3 324的有效電晶體寬度為1。N通道電晶體N1 316及N2 328的有效電晶體寬度為10。因此，該反相緩衝器的效能將傾向N信道裝置。在此效應下，其切換臨界值為低電位(LOW)或小於供應電壓的中間值。
請參閱圖6，是本發明第一較佳實施例400另一方式的示意圖。圖中清楚描述反相緩衝器的細節及反相緩衝器與取樣輸出間的關係。輸入數據474經上方包含有兩個反相器I1 412及I2 416的數據路徑處理後產生data1 478。輸入數據DATA 474亦經由下方包含有兩個反相器I3 428及I4432的數據路徑處理後產生data2 486。各反相器分別由第一及第二p通道電晶體供應電位VCC 404及由第一及第二N通道電晶體供應電位VSS408，以形成如圖4所示的可調切換臨界值的反相緩衝器。data1信號478經緩存器REG1 420於系統時鐘信號CLK 466的上升緣取樣後，產生DATA_OUT1信號480。data2信號486經緩存器REG2 436於系統時鐘信號CLK 466的下降緣取樣後，產生DATA_OUT2信號488。
DATA_OUT1信號480連接至一反相器I6 440，用以產生一反相信號DOUT1B 482。DATA_OUT2信號488連接至一反相器I5 424，用以產生一反相信號DOUT2B 490。DATA_OUT1 480及DOUT1B 482連接至data2486信號路徑的反相緩衝器。DATA_OUT2 488及DOUT2B 490連接至data1 478信號路徑的反相緩衝器。在data1信號路徑中，第一個反相緩衝器包含有反相器I1 412，且DOUT2B 490連接至第一組N信道及P信道電晶體，DATA_OUT2 488連接至第二組N信道及P信道電晶體。第二個反相緩衝器包含有反相器I2 416，且DATA_OUT2及DOUT2B信號以相反的方式連接。相似的，在data2信號路徑中，第一個反相緩衝器包含有反相器I3 428，且DOUT1B 482連接至第一組N信道及P信道電晶體，DATA_OUT1 480連接至第二組N信道及P信道電晶體。第二個反相緩衝器包含有反相器I4 432，且DATA_OUT1及DOUT1B信號以相反的方式連接。
以下摘要說明本發明的優點。本發明完成一高效率的數字取樣電路。本發明提供一可增進數字取樣效能的方法。本發明利用動態調整反相緩衝器的切換臨界值的方法而可增進數字取樣電路的建立及保持效能。
如上述各實施例所示，本發明所提供新穎的方法及裝置是有別於習知技術而為較佳且可大量製造者。
雖然本發明已參照較佳的實施例加以顯示及說明，但熟習該項技藝者將可了解其於形式及細節上的各式變化，皆應包含於本發明的精神與範圍的中。
權利要求
1.一種取樣一數字輸入信號的方法，其特徵在於該方法包含取樣一經由一第一數字緩衝器處理的數字輸入，該取樣動作是於一系統時鐘信號的上升緣進行；更新一第二數字緩衝器的切換臨界值；取樣該經由該第二數字緩衝器處理的數字輸入，該取樣動作是於該系統時鐘信號的下降緣進行；及更新該第二數字緩衝器的切換臨界值。
2.如權利要求1所述的方法，其特徵在於，若該第二取樣為低電位狀態，該第一切換臨界值是設定為一低電位準位；若該第二取樣為高電位狀態，則該第一切換臨界值是設定為一高電位準位。
3.如權利要求1所述的方法，其特徵在於，若該第一取樣為低電位狀態，該第二切換臨界值是設定為低電位準位；若該第一取樣為高電位狀態，則該第二切換臨界值是設定為一高電位準位。
4.如權利要求1所述的方法，其特徵在於，所述該第一及第二數字緩衝器各包含有一第一P通道電晶體；一第一N通道電晶體；一對汲極與源極共連接的P通道電晶體；及一對汲極與源極共連接的N通道電晶體；其中該第一P通道電晶體、第一N信道電晶體、P信道電晶體對及N信道電晶體對是串聯連接於一上供應電壓與一下供應電壓之間；其中第一P信道及N信道電晶體的閘極是連接至相同的輸入信號；該N信道電晶體對中的一N信道電晶體及該P信道電晶體對中的一P通道電晶體的閘極是連接至一控制信號；該N信道電晶體對的另一N信道電晶體與該P信道電晶體對的另一P通道電晶體的閘極是連接至該控制信號的一反相信號。
5.如權利要求4所述的方法，其特徵在於，所述該上供應電壓是為一電源供應器；該下供應電壓是為一集成電路裝置的接地參考點。
6.如權利要求4所述的方法，其特徵在於，所述該P通道電晶體對中的各P通道電晶體的有效寬度是不相等。
7.如權利要求4所述的方法，其特徵在於，所述該N通道電晶體對中的各N通道電晶體的有效寬度是不相等。
8.如權利要求4所述的方法，其特徵在於，所述各步驟的取樣動作是以正反器執行。
9.一種數字取樣裝置，其特徵在於包含有一第一數字緩衝器，具有一輸入端及一輸出端，並包含有多數個串聯的數字反相器，各數字反相器分別具有一可調的切換臨界值；一第一取樣緩存器，可於一系統時鐘信號的上升緣對該第一數字緩衝器的輸出進行取樣，產生一第一取樣；一第二數字緩衝器，具有一輸入端及一輸出端，並包含有多數個串聯的數字反相器，各數字反相器分別具有一可調的切換臨界值；其中該第一及第二數字緩衝器輸入相同的信號；及一第二取樣緩存器，可於系統時鐘信號的下降緣對該第二數字緩衝器的輸出進行取，產生一第二取樣；其中該第一數字緩衝器的切換臨界值是基於該第二取樣而調整；該第二數字緩衝器的切換臨界值是基於該第一取樣而調整。
10.如權利要求9所述的裝置，其特徵在於，若該第二取樣為低電位狀態，該第一切換臨界值是設定為一低電位準位；若該第二取樣為高電位狀態，則該第一切換臨界值是設定為一高電位準位。
11.如權利要求9所述的裝置，其特徵在於，若該第一取樣為低電位狀態，該第二切換臨界值是設定為一低電位準位；若該第一取樣為高電位狀態，則該第二切換臨界值是設定為一高電位準位。
12.如權利要求9所述的裝置，其特徵在於，所述該第一及第二數字緩衝器分別包含有一第一P通道電晶體；一第一N通道電晶體；一對汲極與源極共連接的P通道電晶體；及一對汲極與源極共連接的N通道電晶體；其中該第一P通道電晶體、第一N信道電晶體、P信道電晶體對及N信道電晶體對是串聯連接於一上供應電壓與一下供應電壓之間；其中第一P信道及N信道電晶體的閘極是連接至相同的輸入信號；該N信道電晶體對中的一N信道電晶體及該P信道電晶體對中的一P通道電晶體的閘極是連接至一控制信號；該N信道電晶體對的另一N信道電晶體與該P信道電晶體對的另一P通道電晶體的閘極是連接至該控制信號的一反相信號。
13.如權利要求12所述的裝置，其特徵在於，所述該上供應電壓是為一電源供應器；該下供應電壓是為一集成電路裝置的接地參考點。
14.如權利要求12所述的裝置，其特徵在於，所述該P信道電晶體對中的各P通道電晶體的有效寬度是不相等。
15.如權利要求12所述的裝置，其特徵在於，所述該N信道電晶體對中的各N通道電晶體的有效寬度是不相等。
16.如權利要求12所述的裝置，其特徵在於，尚包含有一用以由該第一取樣產生其反相信號的反相器；及一用以由該第二取樣產生其反相信號的反相器。
17.如權利要求9所述的裝置，其特徵在於，各取樣緩存器是分別包含有正反器。
18.一種數字取樣裝置，其特徵在於包含有一第一數字緩衝器，具有一輸入端及一輸出端，並包含有多數個串聯的數字反相器，各數字反相器分別具有一可調的切換臨界值；一第一取樣緩存器，於一系統時鐘信號的上升緣對該第一數字緩衝器的輸出進行取樣，產生一第一取樣；一第二數字緩衝器，具有一輸入端及一輸出端，並包含有多數個串聯的數字反相器，各數字反相器分別具有一可調的切換臨界值；其中該第一及第二數字緩衝器輸入相同的信號；其中該第一及第二數字緩衝器分別包含有一第一P通道電晶體；一第一N通道電晶體；一對汲極與源極共連接的P通道電晶體；及一對汲極與源極共連接的N通道電晶體；其中該第一P通道電晶體、第一N信道電晶體、P信道電晶體對及N信道電晶體對是串聯連接於一上供應電壓與一下供應電壓之間；其中第一P信道及N信道電晶體的閘極是連接至相同的輸入信號；該N信道電晶體對中的一N信道電晶體及該P信道電晶體對中的一P通道電晶體的閘極是連接至一控制信號；該N信道電晶體對的另一N信道電晶體與該P信道電晶體對的另一P通道電晶體的閘極是連接至該控制信號的一反相信號；及一第二取樣緩存器，可於系統時鐘信號的下降緣對該第二數字緩衝器的輸出進行取，產生一第二取樣；其中該第一數字緩衝器的切換臨界值是基於該第二取樣而調整；該第二數字緩衝器的切換臨界值是基於該第一取樣而調整。
19.如權利要求18所述的裝置，其特徵在於，若該第二取樣為低電位狀態，該第一切換臨界值是設定為一低電位準位；若該第二取樣為高電位狀態，則該第一切換臨界值是設定為一高電位準位。
20.如權利要求18所述的裝置，其特徵在於，若該第一取樣為低電位狀態，該第二切換臨界值是設定為一低電位準位；若該第一取樣為高電位狀態，則該第二切換臨界值是設定為一高電位準位。
21.如權利要求18所述的裝置，其特徵在於，所述該上供應電壓是為一電源供應器；該下供應電壓是為一集成電路裝置的接地參考點。
22.如權利要求18所述的裝置，其特徵在於，所述該P信道電晶體對中的各P通道電晶體的有效寬度是不相等。
23.如權利要求18所述的裝置，其特徵在於，所述該N信道電晶體對中的各N通道電晶體的有效寬度是不相等。
24.如權利要求18所述的裝置，其特徵在於尚包含有一用以由該第一取樣產生其反相信號的反相器；及一用以由該第二取樣產生其反相信號的反相器。
25.如權利要求18所述的裝置，其特徵在於，各取樣緩存器是分別包含有正反器。
全文摘要
本發明提供一種取樣數字輸入信號的新方法。該方法包含有取樣一經由一第一數字緩衝器處理的數字輸入。其取樣動作是於一系統時鐘信號的上升緣進行。更新一第二數字緩衝器的切換臨界值。取樣經由第二數字緩衝器處理的數字輸入。其取樣動作是於系統時鐘信號的下降緣進行。更新第一數字緩衝器的切換臨界值。本發明尚因而可以提供一種數字取樣電路。
文檔編號H03K19/00GK1933333SQ200610087068
公開日2007年3月21日 申請日期2006年6月14日 優先權日2005年9月15日
發明者夏浚, 戎博鬥, 劉士暉 申請人:鈺創科技股份有限公司