用於擴頻通信的匹配濾波電路的製作方法
2024-01-24 16:45:15
專利名稱：用於擴頻通信的匹配濾波電路的製作方法
技術領域：
本發明涉及用於擴頻通信系統的匹配濾波電路，這種系統用於移動體通信或無線LAN等等之中，本發明特別涉及用小規模且耗電低的LSI製作的可進行高速處理的匹配濾波電路。
匹配濾波器是用來對兩個信號的一致性進行判定的濾波器，在擴頻方式的通信中，應當接收信號的用戶，用使用了自己的擴散代碼的匹配濾波器對接收信號進行處理，檢測其相關峰值，進行同步捕獲和保持。
在此，假定擴散代碼和PN(i)，晶片時間為Tc，擴散率為M，在某一時刻(t)的輸入信號為S(t)，某一時刻t的相關輸出信號為R(t)，則可以得到式(1)，〔式1〕其中，PN(i)是1比特數據的數據串。
要想進行同步捕獲，就必須進行二倍採樣(doublesampling)或更多的採樣，使用多個匹配濾波器，用多個系統同時施行上述式(1)的計算，並對其運算結果進行加法運算。為了實現這樣的匹配濾波器電路，現有技術使用的是數字電路或SAW(聲表面波)器件，但是，用數字電路的活存在著因電路規模大因而功耗變大的問題，不宜用於移動體通信，而若使用SAW器件則存在著不易用一個器件來實現整個電路是S/N比低這麼一種問題。
於是本發明人等在特願平7～212438號中提出了一種匹配濾波器電路，這種電路著眼於擴散代碼為1比特數據串，並對輸入信號作為時間序列的模似信號進行採樣保持之後，用多路開關把它分支為「1」或「-1」的序列、並用電容耦合的辦法對各自的序列信號進行並行加法運算、用小規模且低耗電的LSI進行高速處理。
但是，在這種匹配濾波器中，存在著當要處理長代碼的PN代碼時，電路規模就會變大的問題。
本發明就是為消除上述專利發明中的那些問題而創造出來的，目的是提供一種可以用小規模電路未應付長代碼的匹配濾波器電路。
本發明所涉及的匹配濾波器，是在上述專利發明中，設置用於進行乘法計算的取樣保持電路，其個別為長代碼的一部分，並從可以保持與上述個數相等的PN代碼的第1乘數寄為器並行地向採樣保持電路輸入乘數，在該PN代碼之後有要使用的PN代碼的時候，將此PN代碼存放到與第1乘數寄存器容量相同的第2乘數寄存器中去，並以規定的定時，把第2乘數寄存器中的PN代碼並行傳送到第1乘數寄存器中去，而送往第2乘數寄存器的PN代碼的輸入是串行進行的。
下邊簡單地說明附圖。
圖1的方框圖示出了本發明所涉及的的匹配濾波器電路的一個實施例。
圖2的方框圖示出了該實施例的各個匹配濾波器電路的運算部分。
圖3的電路圖示出了圖2中的採樣保持電路。
圖4的電路圖示出了圖3中的開關。
圖5的電路圖示出了圖3中的多路開關。
圖6的電路圖示出了圖2中的第1加法器。
圖7的電路圖示出了圖2中的第5加法器。
圖8的電路圖示出了圖2中的第6加法器。
圖9的電路圖示出了用於生成基準電壓的電路。
圖10的定時圖示出了圖1中的乘數寄存器和輸入信號的時序關係。
實施例其次，依據
本發明所涉及的匹配濾波器電路的一個實施例。
在圖1中，在匹配濾波器電路MF上連接有第1乘數寄存器MREG1，匹配濾波器對已存於該乘數寄存器中的PN代碼和輸入信號S(t)作乘法運算，並把其乘法運算結果的總和作為輸出信號R(t)輸出出去。MREG1是使所存數據從始端到終端(從圖的左端到右端)依次移位的移位寄存器，終端的數據再回到始端去。這樣一來，PN代碼的循環就有了可能，對於一組輸入信號，就可以邊循環式地依次變更PN代碼邊進行乘法計算。
在MREG1上，連接有具有與MREG1的數據區相對應的數據區的第2乘數寄存器MREG2，並構成和使得可以並行地把MREG2的各個數據送往MREG1。在MREG2中，其始端設有串行輸入，PN代碼可以從這兒串行輸入。在比如說，在乘數寄存器中可以存放m個PN代碼，是使用長度為其n倍的長代碼的情況下，首先把從第1號到m號的PN代碼串行輸入到MREG2中去。在串行輸入結束之後，把該PN代碼並行地傳送到MREG1中去。接著，在一個周期的乘法運算即將結束時，把第2個循環的m個的PN代碼輸入到MREG2中去，在乘法結束之後，立即把新的PN代碼從MREG2轉送到MREG1中去。圖1中用SPN(i，j)表示送往第i次的MREG2的PN代碼輸入中的第j號PN代碼。
MREG1、MREG2的數據寫入和傳送的時序如圖10所示，與輸入信號S(t)同步地生成並行傳送信號PTRAN和串行傳送信號STRAN。PTRAN給出從MREG2向MREG1傳送PN代碼的定時，STRAN則給出PN代碼向MREG2串行輸入的定時。PTRAN通常被屏蔽而變為無效，僅僅在要進行傳送時才生成去除屏蔽信號MR使PTRAN變為有效。因經，PTRAN在規定期間之內，從m個輸入信號的最後(在圖10中用字符「m」表示)的輸入信號的終端生成並構成為使得可以容易地依據採樣時鐘等等來生成。
屏蔽去除信號生成於在PTRAN定時的前後具有一定餘量的期間，使PTRAN確實地變成為有效。
STRAN是與採樣時鐘完全相同的信號，被生成為總是有效的信號。送往MREG2的S(i，j)輸入與S(t)的數據的順序同步地進行。並與m號的數據的採樣同步輸入SPN(i，j)。這樣一來，在想要使MREG2內的數據保持恆定的時候，反覆輸入同一數據，使得在保持與S(t)的數據順序之間的對應關係的同時，把必須的全部數據都存放了起來。
這樣一來，若把匹配濾波器電路的分接抽頭數定為整個PN代碼的一部分的個數的話，則MF的電路規模就變成為恆定而與PN代碼的長度無關，因而可以把電路規模的擴大壓至最小限度。
在圖2中，匹配濾波器電路運算部分MF被構成為把輸入電壓Vin2並聯連接到多個採樣保持電路SH1、SH2、SH3、SH4、SH5和SH6上，並由各個採樣保持電路產生H(高)和L(低)這兩個系統的輸出，採樣保持電路上連接有控制電路CTRL，它進行把Vin2依次取入任何一個採樣保持電路中去的控制。
此外，採樣保持電路依據控制電路的控制把輸入電壓Vin2導入H一側或L一側的一方，另一方則連接上基準電壓Vr。這種路徑選擇與應當和輸入信號相乘的一比特代碼(PN代碼)相對應地進行，到這一步乘法運算就完成了。
採樣保持電路SH1被構成為如圖3那樣，輸入電壓Vin3被連接到開關SW上。開關SW的輸出連到電容器C31上，而電容器C31的輸出上連有3級串聯的MOS反相器I1、I2和I3。最後一級的MOS反相器I3的輸出Vo3介以反饋電容器C32連到I1的輸入上去，以構成為使得Vin以良好的線性產生於I3的輸出上。I3的輸出輸入到2個多路開關MUX31和MUX32上，另外，這些多路開關上連接有共用基準電壓Vr。當SW閉合時，C31以與Vin3相對應的電荷充電，並藉助於I1-I3的反饋功能來保證輸出的線性特性。這樣一來，在之後開關SW斷開的時候，採樣保持電路SH1就對Vin3進行保持。
開關SW、多路開關MUX31、MUX32受控制信號S1、S2、S3控制，在一旦閉合之後S1在應當取進輸入電壓的時刻使SW斷開。S2、S3是反相之後的信號，在一方的多路開關輸出Vin3的時候，另一方的多路開關輸出Vr。MUX31產生上述H(高)的系統的輸出，MUX32是L(低)的系統的輸出。該H、L與擴散代碼的「1」、「-1」相對應，在應對某一時刻的輸入電壓乘上代碼「1」的時候，就從MUX31輸出Vin3，在應乘「-1」的時候則從MUX32輸出Vin3。
最後一級的I3的輸出介以接地電容器33接地，而第2級的I2的輸出則介以一對平衡電阻R31、R32接到電源電壓Vdd和接地點上。藉助於這樣的構成，可以防止含有反饋系統的反相放大器電路的振蕩。
如圖4所示，開關SW由把n型MOS電晶體的源極和漏極分別連接到P型MOS電晶體的漏極和源極上面構成的電晶體電路T4構成，輸入電壓Vin4被連到該電晶體電路的nMOS的漏極一側的端子上，nMOS的源極的端子構成為介以具有相同的構成的虛擬(duammy)電晶體DT4連到輸出端子Vout4上。電晶體電路T4的nMOS電晶體的柵極上輸入S1，pMOS電晶體的柵極上輸入有用反相器I4把S1反相之後的信號，因此，在S1為高電平的時候，T4導通，在低電平的時候，T4截止。
如圖5所示，多路開關MUX31把n型，p型的一對MOS電晶體的源極，漏極相互連接起來構成的電晶體電路T51、T52的nMOS的源極一側的端子連接到共用輸出端子Vout5上而構成，T51的nMOS的漏極一側的端子上連接有MOS反相器I3的輸出Vo3(圖中用Vin51表示)，T52的漏極上連接有基準電壓Vr(圖中用Vin52表示)。信號S2被輸往電晶體電路T51中的nMOS電晶體的柵極和電晶體電路T52中的PMOS電晶體的柵極，而用反相器I5的S2相之後的信號則輸送T51的pMOS和T52的nMOS的柵極。這樣一來，在S2為高電平時T51導通而T52截止，在終電平的時候T52導通而T51截止。就是說，MUX31可藉助於S2控制選擇性地輸出Vo3或者Vr。
圖示被略去了，但多路開關MUX32的構成與MUX32一樣，只是Vo3的Vr的連接反了過來。即把它構成為使Vr連接到T51上，Vo3連接到T52上。因此，MUX32的輸出與MUX31相反，即MUX31輸出Vo3的時候它輸出Vr、而MUX31輸出Vr的時候它輸出Vo3。
信號S2與擴散代碼相對應，在S2＝1的時候，把1×Vin2＝Vin2輸出到ADD21上去。這時S3為-1，並把與0相對應的Vr輸出到ADD22上去。另一方面，在S2＝-1的時候，把與0對應的Vr輸出到ADD21上去。這時，S3為+1，並把1×Vin2＝Vin2輸出至ADD22。
上述式(1)的S(t-i·Tc)是在各個採樣保持電路中所保持的電壓，PN(i)是在該時刻應給予各採樣保持電路的信號S2(擴散代碼)。對於在某一時刻所保持的信號的順序擴散代碼是恆定的，在取入新的信號的定時處，取入新的信號替代最老的信號。這時，各採樣保持電路SH1-SH6與PN(i)的關係錯位，控制電路進行與此對應的PN(i)的移位。在不進行這樣的代碼供給的移位的情況下，結果就變成為在採樣保持電路之間進行數據傳送，將產生伴隨著數據傳送而出現的誤差。即，代碼的移位在防止數據傳送誤差上是有效的。
式(1)中的累加用上述加法單元ADD21-ADD26執行，在ADD21、ADD26中分別對各個採樣保持電路的輸出電壓VH、VL進行累加計算。這種累加並不直接進行。而是把採樣保持電路分成多個組，先對各組用ADD21-ADD24進行VH、VL的累加計算，接著把對VH進行累加計算的ADD21和ADD23的輸出全部輸出至ADD25，把對VL進行累加計算的ADD22和ADD24的輸出全部輸出至ADD26。再把ADD25的輸出也輸入到ADD6上。在這裡，在圖2中畫出了6個採樣保持電路，把每3個分成了一組，但對於100-數100位或者更長的代碼，比如說可設置128個之類的適當的個數。
如圖6所示，加法單元ADD21具有由與一組的採樣保持電路的個數相對應的個數的電容器C61、C62、C63構成的電容耦合器CP6、CP6的輸出連到3級串聯MOS反相器I61、I62上和I63上。最後一級的MOS反相器I3的輸出介以反饋電容器C64連到I61的輸入上，這樣一來就構成為使CP6的輸出以良好的直線性產生於I63的輸出上。若假設各個電容器C61-C63的輸入壓為Vin62和Vin61、Vin63，則I63的輸出Vout6將變成下式。
〔式2〕其中Vin61-Vin63和Vout6是以基準電壓Vr為基準的電壓，此外，電容器C61、C62、C63、C64的電容比被設定為1比1比1比3。由此，可以得到〔式3〕的反相加法計算值的標準化輸出。
〔式3〕藉助於這一標準化，就可以防止最大電壓超過電源電壓。
最後一級的I63的輸出介以接地電容器C65連接到連地點，而第2級的I62的輸出則介以一對平衡電阻R61和R62連到電源電壓Vdd和接地點。採用這樣的構成，可以防止包含反饋系統的反相放大電路的振蕩。
如圖7所示，加法單元ADD25具有由與所連接的加法單元ADD21、ADD23的個數相對應的個數的電容器C71、C72構成電容耦合器CP7、CP7的輸出連接到3級串聯MOS反相器I71、I72和I73上。最後一級的MOS反相器I73的輸出介以反饋電容器C73連到到I71的輸入上以此構成為使CP7的輸出以良好的直線性產生於I73的輸出上，倘假定各個電容器C71、C72的輸入電壓為Vin71和Vin72，則I73的輸出變為〔式4〕〔式4〕其中，Vin71、Vin72和Vout7是以基準電壓Vr為基準的電壓，此外，電容器C71、C72、C73的電容比可設定為1比1比2。由此，可以得到〔式5〕給出的加法運算值的標準化輸出。
〔式5〕藉助於該標準化，可以防止最大電壓超過電源電壓。
最後一級I73的輸出介以接地電容器C74連到接地點，而第2級I72的輸出則介以一對平衡電組R71、R72連接到電源電源Vdd和接地點上。採用這樣的構成，可以防止含有反饋系統的反相放大電路的振蕩。
如圖8所示，加法單元ADD26具有由與所連接的3個ADD22、ADD24和ADD25相對應的電容器C81、C82、C83構成的電容耦合器CP8、CP8的輸出連到3級串聯MOS反相器I81、I82、I83上。最後一級MOS反相器I83的輸出介以反饋電容器C84連到I81的輸入上，以此構成為使CP8的輸出以良好的線性產生於I83的輸出上。倘假定各電容器C81-C83的輸入電壓(以Vr為基準的電壓)為Vin81，Vin82，Vin83，則I83的輸出V0ut8(以Vr為基準的電壓)將變成〔式6〕〔式6〕其中C81、C82、C83和C84的電容比設定為1比1比2比2，並可得到〔式7〕所給出的反相加法運算值的標準化輸出。
〔式7〕另外，之所以把C83的數據設定C81和C82的2倍，是為了要除去用ADD25進行標準化之後的影響(與尚未標準化的V81、V82進行匹配)。採用以上的標準化，可以防止最大電壓超過電源電壓。
最後一級的I83的輸出介以接地電容器C85連接到接地點，而第2級的I82的輸出則介以一對平衡電阻R81、R82連到電源電壓Vdd和接地點上。採用這樣的構成，可以防止含有反饋系統的反相放大電路的振蕩。
上述基準電壓Vr用示於圖9的基準電壓生成電路Vref生成。該基準電壓生成電路是把3級串聯反相器I91、I92、I93的最後一級的輸出反饋至最初一級的輸入的電路，和上述加法單元一樣被施行用接地電容器C95、平衡電阻R91、R92進行防止振蕩處理。基準電壓生成電路Vref的輸出收斂於其輸入輸出電壓成為相等的穩定點上，通過各MOS反相器的閾值設定就可以生成所希望的基準電壓。一般說，為了確保在正負兩個方向上都有足夠大的動態範圍，多設定為Vr＝Vdd/2。其中Vdd為MOS反相器的電源電壓。
以上的匹配濾波電路，由於用電容耦合器來進加法運算，與進行數字處理的情況相比，電路規模大幅地縮小了，而且由於是並行加法運算改處理速度快，還因為採樣保持電路和加法單元的輸入輸出全部是電壓信號，故電流消耗甚少，功耗很小。
還有，加法單元等的輸出精度雖然由MOS反相器的特性的不均一性和電容器電容比來決定，但對於反相器來說，通過使之相互靠近進行配置的辦法可以抑制不均一性。此外，對於電容器來說，採用在多個單位電容器排到中進行分散式連接的辦法來構成每一個電容，則可以提高電容比的精度。
如前所述，本發明所涉及的匹配濾波器電路，設置長代碼的一部分的個數那麼多的用於進行乘法的採樣保持電路，並以可以保持與該個數相等的PN代碼的第1乘數寄存器並行地向採樣保持電路進行乘數輸入，在該PN代碼之後存在著要使用的PN代碼的時候，將其PN代碼存放到與第1乘數寄存器具有相同容量的第2乘數寄存器中去，並在規定的定時把第2乘數寄存器的PN代碼並行傳送到第1乘數寄存器中去，此外，由於送往第2乘數寄存器的PN代碼的輸入是串行地進行的，故對於長代碼具有可以用小規模電路來對付的優良效果。(式1)R(t)=i=0M-1PN(i)S(t-iTc)---(1)]]>(式2)Vout6=-C61Vin61+C62Vin62+C63Vin63C64---(2)]]>(式3)Vout6=-Vin61+Vin62+Vin633---(3)]]>(式4)Vout7=-C71Vin71+C72Vin72C73---(4)]]>(式5)Vout7=-Vin71+Vin722---(5)]]>(式6)Vout8=-C81Vin81+C82Vin82+C83Vin83C84---(6)]]>(式7)Vout8=-Vin81+Vin82+2Vin832---(7)]]>
權利要求
1.一種匹配濾波器電路，用於擴頻通信，具備採樣保持電路，它具備有已連到輸入電壓上的開關，已連到該開關的輸出上的第1電容器，已連到該第1電容器的輸出上的由奇數級的MOS反相器構成的第1反相放大單元，把該第1反相放大單元的輸出連到輸入上去的第1反饋電容器，選擇地輸出上述第1反相放大單元的輸出或基準電壓的第1多路開關和第2多路開關；第1加法單元，具有連接各採樣保持電路的第1多路開關的輸出的多個第2電容器，把這些第2電容器的輸出合併並連在一起的由奇數級的MOS構成的第2反相放大單元、把該第2反相放大單元的輸出連到輸入的第2反饋電容器；第2加法單元，具有把各採樣保持電路的第2多路開關的輸出和第1加法單元的輸出已連接起來的多個第3電容器，把這些第3電容器的輸出合併並連接在一起的由奇數級MOS反相器構成的第3反相放大單元把第3反相放大單元的輸出連至輸入的第3反饋電容器；減法單元，用於從上述第1加法單元的輸出中減去第2加法單元的輸出；控制電路，用於使上述採樣保持電路這中的任何一個中的上述開關閉合的同時，使另一開關斷開，且以規定的組合對各採樣保持電路的第1、第2多路開關進行切換。其特徵在於具備第1乘數寄存器，用於保持與上述採樣保持電路的個數相等的PN代碼，同時將其PN代碼並行地輸入到上述控制電路中去，且使每一次運算所保持的PN代碼進行循環移位；具備第2乘數寄存器，包含有已並行地連接到上述第1乘數寄存器的各數據區上的數據區且可串行輸入PN代碼；第2乘數寄存器的PN代碼適時地傳送至第1乘數寄存器的對應數據區。
2.根據權利要求1所述的匹配濾波器電路，其特徵是PN代碼從第2乘數寄存器向第1乘數寄存器的傳送，在匹配濾波器的一個周期的運算結束之後立即執行。
3.根據權利要求2所述的匹配濾波器電路，其特徵是總是在匹配濾波器的一個周期結束之後立即先生成從第2乘數寄存器傳送往第1乘數寄存器的傳送信號，在不進行傳送時，屏蔽該傳送信號，僅僅在進行傳送時才去掉該屏蔽。
4.根據權利要求1所述的匹配濾波器電路，其特徵是輸入至第2乘數寄存器的PN代碼的串行輸入與匹配濾波器的採樣時鐘同步進行。
5.根據權利要求1所述的匹配濾波器電路，其特徵是把採樣保持電路分成多個小組，每組設有已把第1多路開關的輸出連在一起的第4加法單元，設有已把第2多路開關連在了一起的第5加法單元，把所有組的第4加法單元的輸出輸入至第2加法單元，把所有組的第5加法單元的輸出輸入至第1加法單元；第4加法單元具有已把各個採樣保持電路的第1多路開關的輸出連在了一起的多個第4電容器，已把這些第4電容器的輸出合併並連在一起的由奇數級的MOS反相器構成的第4反相放大單元，把該第4反相放大單元的輸出連接至輸入的第4反饋電容器；第5加法單元設有已把各採樣保持電路的第2多路開關的輸出和第1加法單元的輸出連到了一起的多個第5電容器、由把這些第5電容的輸出合併並連接起來的奇數級的MOS反相器構成的第5反相放大單元，把該第5反相放大單元的輸出連至輸入的第5反饋電容器。
6.根據權利要求1所述的匹配濾波器電路，其特徵是用具備有由奇數級的MOS反相器構成的第6反相放大單元和把該第6反相放大單元的輸出連接至輸入的第6反饋電容的基準電壓生成電路生成基準電容。
7.根據權利要求4或6所述的匹配濾波器電路，其特徵是反相放大單元在輸出與地之間連接有接地電容器，且在最後一級MOS反相器的前一級中，用一對平衡電阻把MOS反相器的輸出連接到電源和地之間。
8.根據權利要求6所述的匹配濾波器電路，其特徵是把MOS反相器的閾值設定為使得基準電壓變成為MOS反相器的電源電壓的1/2。
9.根據權利要求1所述的匹配濾波器電路，其特徵是控制電路對於各採樣保持電路的設定可進行切換，使得所有的採樣保持電路進行循環。
10.根據權利要求1所述的匹配濾波器電路，其特徵是構成為使第1多路開關選擇地輸出第1反相放大單元的輸出或基準電壓，使第2多路開關用與第1多路開關相反的選擇輸出第1反相放大單元的輸出或基準電壓。
11.根據權利要求1所述的匹配濾波器電路，其特徵是構成為使第1多路開關和第2多路開關，總有一方輸出第1反相放大單元輸出，或者使兩者都輸出基準電壓。
全文摘要
目的是提供一種可用小規模電路，對長代碼進行應付的匹配濾波器電路，其構成為設置用於乘法運算的採樣保持電路，個數為長代碼的一部分那麼多，從可以保持與上述個數相等的PN代碼的第1乘數寄存器並行f向採樣保持電路輸入乘數，在該PN代碼之後還有要使用的PN代碼的時就把該PN代碼存放到與第1乘數寄存器容量相同的第2乘數寄存器中，並在規定的定時，把第2乘數寄存器的PN代碼並行傳送至第1乘數寄存器中。而送往第2乘數寄存器的PN代碼輸入串行地進行。
文檔編號H03H17/02GK1152820SQ96112789
公開日1997年6月25日 申請日期1996年10月18日 優先權日1995年10月20日
發明者壽國梁, 周長明, 山本誠, 佐和橋衛, 安達文幸, 高取直 申請人:株式會社鷹山, Ntt移動通信網株式會社