功率金屬氧化物半導體電晶體的配置的製作方法
2023-06-01 04:40:46 2
專利名稱：功率金屬氧化物半導體電晶體的配置的製作方法
技術領域：
本發明涉及功率MOS電晶體，尤其涉及降低此電晶體中的寄生電容。
背景技術：
寄生電容在LDMOS電晶體的性能上有負面影響，即在其輸出功率，增益及效率上有不良影響。為改進的性能，電晶體的電流驅動能力，及跨導應為最大，同時，電晶體的柵及源極，漏極及源極間的寄生電容應最小。
將柵極與源極間的寄生電容降低至最小甚為重要，因為寄生電容提供一自電晶體的輸出至輸入(漏極至柵極)的負回輸路徑。但降低柵極及源極的寄生電容亦甚重要，以便使一定帶寬的增益最大。此外，降低漏極與源極間的寄生電容亦可改善效率。
圖1顯示一典型LDMOS電晶體的剖面圖。電晶體的圖案在箭頭至左及至右方向重複。
在已知方式中，電晶體建成一p+矽基體及1一p-外延層2於其一側，及一源金屬層於另一側。
N+源區4及漏極區，由n-源移區5包圍於二側的每一含一n+漏極接觸區3，備於p-層2中。在n+漏極接觸區3的頂部備有一漏極金屬手指或電極D。
柵極手指或電極G嵌入p-層2頂部的漏極D的二側上的介質層7。一p-阱6自其源側橫向擴散在每一柵極G之下。
深度擴散的p+區8可使電流自n+源區4流動至p+基體1，並由源電極S造成最小的電壓降，因而使n+源區4及p+區8短路。
在圖1的LDMOS電晶體中，寄生電容在每一漏電及D及每一柵電極G，及每一源電極S與每一柵電極G之間形成。
圖1中，寄生電容Cmet-gd顯示在柵電極G及漏電極D的側壁間形成。此寄生電容Cmet-gd為柵極與漏極間寄生電容總值的主要貢獻者。
如圖1所示，寄生電容Cmet-gs顯示於源電極S與柵電極G的側壁之間。此寄生電容Cmet-gs對柵極與源極間的寄生電容的總值貢獻相對較小。
美國專利號碼5,252,848揭示一導體作為在場效電晶體中之一延伸源電極，以提供電晶體一小柵極至漏極電容。
美國專利號碼5,252,848中的導體的負效應為，柵電極與源電極間的寄生電容在導體繞在全柵極的四周時增加。此外，及漏極與源極間的寄生電容總值之一新貢獻者，在美國專利號碼5,252,848中，出現在漏電極的側壁與導體之間。
美國專利號碼5,252,848中的導體的另一負面效應，因其在n-漂移區部份延伸，因此將產生n-漂移區的電阻率相依的漏極電壓變化，此舉將可使電晶體的線性性能退化。
發明內容
本發明的目的為使在一功率MOS電晶體的柵至漏極間寄生電容，與柵至源極間的寄生電容的同時降低。
根據本發明此目的最好由″降低的″柵極及源極方式達成，即電極的頂部表面在柵電極之下。
因此，柵至漏極寄生電容與門至源極寄生電容將可同時降低。
本發明以下將參考所附的圖1詳細說明，圖1為已知LDMOS電晶體的剖面圖，圖2為本發明的LDMOS電晶體一實施例的剖面圖。
具體實施例方式
根據本發明，為同時降低功率MOS電晶體的寄生的柵至漏極電容及寄生的柵至源極電容，漏電極及源電極必須位於電晶體中的柵電極之下。
圖2顯示本發明一功率LDMOS電晶體一實施例的剖面圖。
圖1圖2的相同組件以相同參考號碼表示。
在所示實施例中，三角形的漏電極D′與V型源電極S′均在矽基體1的凹隙中，基體1在柵電極G之下。
此系首先產生一V形槽9以供在p-外延層2中的漏電極D′，及在p-外延層2中的V形槽10的源電極S′，並以溼蝕刻將其向下於矽基體1中。
在漏電極D′置入其V形槽9之前，含n′漂移區5『的漏區，沿p-層2的頂表面延伸，及沿V型槽9的側壁，及一n+漏接觸區3′，沿n-漂移區5′頂部上的V型槽9直到p-層2，備於p-層2中的V型槽9中。
在源電極S′被置於V槽10之前，部份沿V型槽10之一壁延伸，及部份沿p-層2的頂部表面延伸的n+源區4′於是產生，及一V型擴散的p+區8′沿V型槽10延伸進入其底部。
因此，在功率LDMOS電晶體中的柵至漏極的寄生電容與柵至源極的寄生電容均被同時降低，因為，已無漏極或源極側壁面對柵極側壁。
供源極S′的V型槽10亦用來產生一自n+源區4′至p+基體1的低電阻路徑，其方法為利用相當淺的p+擴散區8′，其置換圖1中已知電晶體的深p+擴散區8。
尚有其它方法以將漏電極及源電極置於電晶體中的柵電極之下，以達成同樣目的。
為解省空間，溝道(未示出)，即具有更多垂直側壁的槽，可用以代替V形槽。
但，其甚為困難將p+及n+摻雜劑介入此溝道的側壁中。
除將源極及漏極較柵電極為低之外，另一備選方式為利用選擇性外延生長將柵電極升高於源極及漏電極之上。
應當了解，因為降低柵至漏極的寄生電容較降低柵至源極寄生電容更為重要，有數種應用中，僅有漏電極位於柵電極之下，而源電極仍保留未變。在此情況下僅有一V型槽9供圖2的漏電極D′之用。
權利要求
1.一種用以降低功率MOS電晶體柵極/源極與柵極/漏極寄生電容的配置(arrangement)，其特徵為至少一漏極(D′)位於電晶體中的柵極(G)之下。
2.如權利要求1所述的配置，其中漏極(D′)及源極(S′)均位於電晶體的柵極(G)之下。
3.如權利要求1所述的配置，其中至少柵極(D′)位於矽中的V型槽9之內。
4.如權利要求2所述的配置，其中漏極(D′)及源極(S′)均位於矽中的V型槽(9，10)內。
5.如權利要求1所述的配置，其中柵極較源極及漏極的位置為升高。
全文摘要
為降低在MOS電晶體的漏極與源極間與門極間的寄生電容，漏極與源極(D′，S′)位於電晶體中的柵極(G)之下。
文檔編號H01L29/417GK1441966SQ0181283
公開日2003年9月10日 申請日期2001年7月31日 優先權日2000年8月4日
發明者邁可·查瑞森, 尼斯·阿福·肯斯坦, 真·喬漢森 申請人:Lm艾瑞克生電話公司